JPS6240800B2 - - Google Patents
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- Publication number
- JPS6240800B2 JPS6240800B2 JP51106691A JP10669176A JPS6240800B2 JP S6240800 B2 JPS6240800 B2 JP S6240800B2 JP 51106691 A JP51106691 A JP 51106691A JP 10669176 A JP10669176 A JP 10669176A JP S6240800 B2 JPS6240800 B2 JP S6240800B2
- Authority
- JP
- Japan
- Prior art keywords
- pins
- memory
- address
- shared
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003491 array Methods 0.000 claims 1
- 238000012360 testing method Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明はデータ入出力ピンを他の機能をもつピ
ンと共用して、メモリLSIの所要ピン数を減らす
ためのものである。
ンと共用して、メモリLSIの所要ピン数を減らす
ためのものである。
従来は第１図のように、アドレスA0〜A7ピン
とデータ入出力Ｄi，D0ピンが分離していた。し
かしメモリが大容量になるにつれて、チツプを複
数個に分割してサブチツプにして、これらサブチ
ツプのそれぞれにＤi，D0ピンを設けて、D0，Ｄi
を並列処理して、１個のLSIとしてみた場合のテ
スト時間を短縮する必要がある。しかしこのまま
ではD0，Ｄiピンが増大して、LSIを収容するパツ
ケージの所要ピン数も増大し、その結果パツケー
ジの寸法が大になり、ユーザにおける実装密度が
急激に減少するという欠点があつた。
とデータ入出力Ｄi，D0ピンが分離していた。し
かしメモリが大容量になるにつれて、チツプを複
数個に分割してサブチツプにして、これらサブチ
ツプのそれぞれにＤi，D0ピンを設けて、D0，Ｄi
を並列処理して、１個のLSIとしてみた場合のテ
スト時間を短縮する必要がある。しかしこのまま
ではD0，Ｄiピンが増大して、LSIを収容するパツ
ケージの所要ピン数も増大し、その結果パツケー
ジの寸法が大になり、ユーザにおける実装密度が
急激に減少するという欠点があつた。
本発明とは全く異なるが、一種の共用という概
念を用いた例として、特開昭48−35736号公報が
ある。当該公報の第354頁に記載の特許請求の範
囲第１３項や、Fig.３２ａに、共通母線に、低位
アドレス、WRITデータ等のデータを順次伝送す
る技術が開示されている。しかしながら当該技術
は、各チツプ間の共通配線であり、共用すること
が当然であり本発明の如く、チツプ内部の端子の
共用という点では、全く関係しない技術である。
又、当然のことながら、テスト時と実使用時とい
う概念も全くないものである。本発明はこのよう
な欠点を除くためのものである。以下実施例で詳
細に説明する。
念を用いた例として、特開昭48−35736号公報が
ある。当該公報の第354頁に記載の特許請求の範
囲第１３項や、Fig.３２ａに、共通母線に、低位
アドレス、WRITデータ等のデータを順次伝送す
る技術が開示されている。しかしながら当該技術
は、各チツプ間の共通配線であり、共用すること
が当然であり本発明の如く、チツプ内部の端子の
共用という点では、全く関係しない技術である。
又、当然のことながら、テスト時と実使用時とい
う概念も全くないものである。本発明はこのよう
な欠点を除くためのものである。以下実施例で詳
細に説明する。
通常アドレス信号は、そのLSIに外部からクロ
ツク信号を入力して、そのLSIが選択されてか
ら、ある短時間（いわゆるアドレスホールドタイ
ムＴAH）しか必要でない。また通常Ｄi，D0の信
号が有効な期間はＴAH以降である。したがつてア
ドレスピンと、D0，Ｄiピンを共用して、時間的
にそのピンの役割を変えればよい。第２図はその
ための実施例で、D0，ＤiをそれぞれA0〜A1で共
用し、一種のクロツク信号φ０，φ１，φ２でゲ
ートQ0，０，Q1，１を制御した例である。
アドレス信号が有効な期間では、φ０のみイオン
にし、D0が有効な期間ではφ１のみオンにし、
またＤiが有効な期間ではφ２のみをオンにすれ
ばよい。通常D1とD0は同時に有効である必要は
ないから、第３図のように、クロツク信号φ０，
φ１，φ２でゲートQ2，Q3，Q4を制御すること
によりA0，D0，Ｄiで１本のピンを共用すること
もできる。なおφ０〜φ２は外部から印加しなく
てもチツプCHIP内部で発生した信号でもよい。
ツク信号を入力して、そのLSIが選択されてか
ら、ある短時間（いわゆるアドレスホールドタイ
ムＴAH）しか必要でない。また通常Ｄi，D0の信
号が有効な期間はＴAH以降である。したがつてア
ドレスピンと、D0，Ｄiピンを共用して、時間的
にそのピンの役割を変えればよい。第２図はその
ための実施例で、D0，ＤiをそれぞれA0〜A1で共
用し、一種のクロツク信号φ０，φ１，φ２でゲ
ートQ0，０，Q1，１を制御した例である。
アドレス信号が有効な期間では、φ０のみイオン
にし、D0が有効な期間ではφ１のみオンにし、
またＤiが有効な期間ではφ２のみをオンにすれ
ばよい。通常D1とD0は同時に有効である必要は
ないから、第３図のように、クロツク信号φ０，
φ１，φ２でゲートQ2，Q3，Q4を制御すること
によりA0，D0，Ｄiで１本のピンを共用すること
もできる。なおφ０〜φ２は外部から印加しなく
てもチツプCHIP内部で発生した信号でもよい。
第４図は１個のLSIから、差動の信号出力D0，
０が出る場合の実施例である。１個のピンを
D0とA1とで、０とA0とで共用すればよい。
０が出る場合の実施例である。１個のピンを
D0とA1とで、０とA0とで共用すればよい。
第５は、メモリLSIをテストする際にのみ、外
部電源電圧Vcc（通常使用時には5V）を0Vにし
て、アドレスA0と、テスト時にのみ有効なデー
タ出力D′0を共通にできるようにした例である。
部電源電圧Vcc（通常使用時には5V）を0Vにし
て、アドレスA0と、テスト時にのみ有効なデー
タ出力D′0を共通にできるようにした例である。
ここでDBは周知のプツシユプル型TTLレベル
のD0バツフア回路で、実使用時には常にQ9，Q10
のいずれかがオンになる動作をする。ADSはこ
れまで説明してきたように、MAからデータ出力
D′0とアドレス信号を切り換える回路である。通
常の実使用時にはVcc＝5Vであるから、φ１がオ
ンとなつてもQ11のゲートは低電圧（Ｎ−MOSの
例）であるためにQ11はオフとなる。（ここで
は、負論理を採用しており、NANDへの入力が論
理“１”，“１”のときのみ出力が“０”したがつ
て、電位としては、“Ｌ”，“Ｌ”の入力のときの
み“Ｈ”となり、Q11のゲートは、φ１，Vccの
電位が低いときにオンとなる。）したがつてADS
は常にA0用の単なる論理ゲートとして働くだけ
である。一方MAからのD′0はDBによつて、正常
なTTLレベルのD0となつて外部に出力する。ま
たメモリ（CHIP）が良品かどうかをテストする
場合にはVccを０にし、D0は無効端子とし、その
代わりにADS内のQ11はφ１を負論理の“１”に
することによつて導通するから、ADSはMAから
の出力D′0とMAに入力するアドレスA0を、切り
換える働きをする。
のD0バツフア回路で、実使用時には常にQ9，Q10
のいずれかがオンになる動作をする。ADSはこ
れまで説明してきたように、MAからデータ出力
D′0とアドレス信号を切り換える回路である。通
常の実使用時にはVcc＝5Vであるから、φ１がオ
ンとなつてもQ11のゲートは低電圧（Ｎ−MOSの
例）であるためにQ11はオフとなる。（ここで
は、負論理を採用しており、NANDへの入力が論
理“１”，“１”のときのみ出力が“０”したがつ
て、電位としては、“Ｌ”，“Ｌ”の入力のときの
み“Ｈ”となり、Q11のゲートは、φ１，Vccの
電位が低いときにオンとなる。）したがつてADS
は常にA0用の単なる論理ゲートとして働くだけ
である。一方MAからのD′0はDBによつて、正常
なTTLレベルのD0となつて外部に出力する。ま
たメモリ（CHIP）が良品かどうかをテストする
場合にはVccを０にし、D0は無効端子とし、その
代わりにADS内のQ11はφ１を負論理の“１”に
することによつて導通するから、ADSはMAから
の出力D′0とMAに入力するアドレスA0を、切り
換える働きをする。
この実施例の考え方は、たとえば第６図のよう
に、チツプ内を４個のサブメモリアレーMA0〜
MA3に分けて、各メモリアレーMA0〜MA3から
の出力D′p0〜D′p3を並列処理して、テスト時間を
短縮する場合に有効である。すなわち、通常使用
する場合には、４個の出力D′0〜D′3の中で、２個
のアドレス信号を用いたデコード機能をもつDS
で選択された１個のデータ出力D0を利用する。
一方LSIをテストする場合にはVccを0Vにして、
アドレスピンと共用した４個のデータ出力D′0〜
D′3を利用する。
に、チツプ内を４個のサブメモリアレーMA0〜
MA3に分けて、各メモリアレーMA0〜MA3から
の出力D′p0〜D′p3を並列処理して、テスト時間を
短縮する場合に有効である。すなわち、通常使用
する場合には、４個の出力D′0〜D′3の中で、２個
のアドレス信号を用いたデコード機能をもつDS
で選択された１個のデータ出力D0を利用する。
一方LSIをテストする場合にはVccを0Vにして、
アドレスピンと共用した４個のデータ出力D′0〜
D′3を利用する。
尚、本来のメモリへの供給源となる電源電圧
Vccは、第１図〜第４図と同様に省略されてい
る。
Vccは、第１図〜第４図と同様に省略されてい
る。
以上からデータ入出力信号と、アドレスピンを
共用することによつて所要ピン数が減少でき、
LSIパツケージの所要ピン数も減少する結果、ユ
ーザにおける実装密度が向上することは自明であ
る。なお、データ信号をアドレス信号以外の他信
号とで共用できることも自明である。また第４，
５，６図ではアドレス信号とD0のみを共用した
が、第３図からも明らかなように、アドレス信号
とＤi、あるいはアドレス信号とＤiとD0を共用で
きる。
共用することによつて所要ピン数が減少でき、
LSIパツケージの所要ピン数も減少する結果、ユ
ーザにおける実装密度が向上することは自明であ
る。なお、データ信号をアドレス信号以外の他信
号とで共用できることも自明である。また第４，
５，６図ではアドレス信号とD0のみを共用した
が、第３図からも明らかなように、アドレス信号
とＤi、あるいはアドレス信号とＤiとD0を共用で
きる。
第１図は従来例、第２〜第６図はデータ入出力
を他の機能のピンと共用した本発明の実施例。 CHIP；チツプ、SA；センスアンプ、MA，
MA0〜MA3；メモリアレー、Ｖ；電源電圧、
DS；サブアレーからのデータ出力D00〜D03の中
から１個のデータだけを、アドレス信号を用いて
選択的に出力する回路。
を他の機能のピンと共用した本発明の実施例。 CHIP；チツプ、SA；センスアンプ、MA，
MA0〜MA3；メモリアレー、Ｖ；電源電圧、
DS；サブアレーからのデータ出力D00〜D03の中
から１個のデータだけを、アドレス信号を用いて
選択的に出力する回路。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも２つに分割されたメモリアレー
と、上記分割されたメモリアレーからの複数の出
力データをアドレス信号により選択する手段とを
少なくとも有するメモリにおいて、 当該メモリの実使用時とテスト時とを切換える
手段と、 上記分割されたメモリアレー夫々からの出力デ
ータを出力する手段とを有し、上記出力する手段
は上記切換手段によつて制御されることを特徴と
するメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10669176A JPS5332634A (en) | 1976-09-08 | 1976-09-08 | Memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10669176A JPS5332634A (en) | 1976-09-08 | 1976-09-08 | Memory |
Related Child Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164120A Division JPS6150281A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
| JP60164123A Division JPS6150299A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
| JP60164122A Division JPS6150298A (ja) | 1985-07-26 | 1985-07-26 | メモリ及びその使用方法 |
| JP60164119A Division JPS6150280A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
| JP60164121A Division JPS6150297A (ja) | 1985-07-26 | 1985-07-26 | メモリの使用方法 |
| JP60164124A Division JPS6150300A (ja) | 1985-07-26 | 1985-07-26 | メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5332634A JPS5332634A (en) | 1978-03-28 |
| JPS6240800B2 true JPS6240800B2 (ja) | 1987-08-31 |
Family
ID=14440054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10669176A Granted JPS5332634A (en) | 1976-09-08 | 1976-09-08 | Memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5332634A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138328U (ja) * | 1979-03-22 | 1980-10-02 | ||
| JPS6159699A (ja) * | 1984-08-30 | 1986-03-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61117798A (ja) * | 1984-11-13 | 1986-06-05 | Nec Corp | 集積回路 |
| JPS61217999A (ja) * | 1985-03-25 | 1986-09-27 | Toshiba Corp | 半導体メモリ |
| JPS6216289A (ja) * | 1985-07-16 | 1987-01-24 | Nec Corp | 読出し専用メモリ |
| JPH02236534A (ja) * | 1988-12-16 | 1990-09-19 | Minolta Camera Co Ltd | レンズ交換式カメラシステム |
| US5237670A (en) * | 1989-01-30 | 1993-08-17 | Alantec, Inc. | Method and apparatus for data transfer between source and destination modules |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3939452A (en) * | 1972-07-14 | 1976-02-17 | Ing. C. Olivetti & C., S.P.A. | Desk-top electronic computer with MOS circuit logic |
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
-
1976
- 1976-09-08 JP JP10669176A patent/JPS5332634A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3939452A (en) * | 1972-07-14 | 1976-02-17 | Ing. C. Olivetti & C., S.P.A. | Desk-top electronic computer with MOS circuit logic |
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5332634A (en) | 1978-03-28 |
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