JP3090146B2 - メモリテスト用マルチバイトワイド並列ライト回路 - Google Patents
メモリテスト用マルチバイトワイド並列ライト回路Info
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- G11C29/34—Accessing multiple bits simultaneously
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、高密度のメモリ装置における並列テストの
ためのライト（Write）チェーン（Chain）回路に係るも
ので、特に、１つのサイクル内においてライトしうるデ
ータビットの数をデータバスの数に制限されないように
しながら、データ入出力ラインの数と同じ数のデータビ
ットを同時にライトしうるメモリテスト用マルチバイト
ワイド並列（Multibyte Wide parallel）ライト回路に
係るものである。
ためのライト（Write）チェーン（Chain）回路に係るも
ので、特に、１つのサイクル内においてライトしうるデ
ータビットの数をデータバスの数に制限されないように
しながら、データ入出力ラインの数と同じ数のデータビ
ットを同時にライトしうるメモリテスト用マルチバイト
ワイド並列（Multibyte Wide parallel）ライト回路に
係るものである。
＜従来の技術と解決しようとする課題＞ 一般に、半導体メモリ装置（例えばDRAM）はデータバ
スの数と同じ数のデータビットを並列にリード／ライト
しうるように構成されている。そして、半導体メモリ装
置の並列ライトテスト時には、１周期（Cycle）内でデ
ータバスの数と同じ数のデータを並列にライトできるよ
うにもされている。しかし、半導体メモリ装置を拡張し
ていくと、同方法で並列にライトテストしようとする場
合、並列にライトしようとするデータビットを増加させ
るためにデータバスの数を増加させなければならず、レ
イアウト（Layout）の面積が大幅に増加する。さらに、
データバスの増加により半導体メモリ装置の負荷（Load
ing）もまた増加し、ライトテストの処理速度が遅くな
るという問題点があった。
スの数と同じ数のデータビットを並列にリード／ライト
しうるように構成されている。そして、半導体メモリ装
置の並列ライトテスト時には、１周期（Cycle）内でデ
ータバスの数と同じ数のデータを並列にライトできるよ
うにもされている。しかし、半導体メモリ装置を拡張し
ていくと、同方法で並列にライトテストしようとする場
合、並列にライトしようとするデータビットを増加させ
るためにデータバスの数を増加させなければならず、レ
イアウト（Layout）の面積が大幅に増加する。さらに、
データバスの増加により半導体メモリ装置の負荷（Load
ing）もまた増加し、ライトテストの処理速度が遅くな
るという問題点があった。
したがって本発明の目的は、１つのサイクル内でライ
トしうるビット数がデータバスの数による制限を受けな
いようにし、データ入出力ラインの数と同じ数のデータ
を同時にライトテストしうるメモリテスト用マルチバイ
トワイド並列ライト回路を提供することにある。
トしうるビット数がデータバスの数による制限を受けな
いようにし、データ入出力ラインの数と同じ数のデータ
を同時にライトテストしうるメモリテスト用マルチバイ
トワイド並列ライト回路を提供することにある。
また本発明の他の目的は、既存のレイアウト面積と負
荷を増加させることなく並列ライトビット数を大幅に増
加させられ、全体的なライトテスト時間を減少させうる
メモリテスト用マルチバイトワイド並列ライト回路を提
供することにある。
荷を増加させることなく並列ライトビット数を大幅に増
加させられ、全体的なライトテスト時間を減少させうる
メモリテスト用マルチバイトワイド並列ライト回路を提
供することにある。
＜課題を解決するための手段＞ 上記の目的を達成するために本発明は、ｉ個の複数の
セルアレイ部のそれぞれにつきｋ組ずつ多数設けられた
入出力ラインにｉ組のデータバスからデータを伝送する
ようになった半導体メモリ装置におけるメモリテスト用
マルチバイトワイド並列ライト回路に関し、ｉ個のデー
タ入出力マルチプレクサパッドと、少なくとも１つのデ
ータ入力パッドと、データ入出力マルチプレクサパッド
と対応するデータバスとの間にそれぞれ設けられ且つデ
ータ入力パッドに共通に接続され、そしてバッファ入力
制御クロックに応じて、リード／ライトモードではデー
タ入出力マルチプレクサパッドに入力されるデータを伝
送し、並列ライトテストモードではデータ入力パッドに
入力されるデータを伝送するｉ個のデータ入力バッファ
と、対応するデータバスのデータ及びデータバス選択制
御クロックを入力とする論理ゲートを用いて構成され、
データバス選択制御クロックに従って、リード／ライト
モードでは選択的にデータバスのデータを伝送し、並列
ライトテストモードでは一斉にデータバスのデータを伝
送するｉ個のデータバス選択器と、列／行アドレス信号
及びテストモードエネイブル信号の論理組合せを行う論
理ゲートを用いて構成され、それぞれｋ個の個別データ
ドライバ制御クロックを発生するｉ個のクロック発生器
と、入出力ラインに対応させて設けられ、そして個別デ
ータドライバ制御クロックに応じて、リード／ライトモ
ードではデータバス選択器からのデータを選択的に入出
力ラインへ伝送し、並列ライトテストモードではデータ
バス選択器からのデータを一斉に各入出力ラインへ伝送
するｉ×ｋ個の個別データ入力ドライバと、を備えるよ
うにし、リード／ライトモードでは、データ入出力マル
チプレクサパッドのデータをデータバス選択器及び個別
データ入力ドライバによる選択を介して伝送することで
指定アドレスのメモリセルへのライトを可能とし、並列
ライトテストモードでは、データ入力パッドのデータを
データバス選択器及び個別データ入力ドライバを介して
ｉ×ｋ個の入出力ラインすべてに一斉に伝送してライト
することを可能とすることを特徴としている。
セルアレイ部のそれぞれにつきｋ組ずつ多数設けられた
入出力ラインにｉ組のデータバスからデータを伝送する
ようになった半導体メモリ装置におけるメモリテスト用
マルチバイトワイド並列ライト回路に関し、ｉ個のデー
タ入出力マルチプレクサパッドと、少なくとも１つのデ
ータ入力パッドと、データ入出力マルチプレクサパッド
と対応するデータバスとの間にそれぞれ設けられ且つデ
ータ入力パッドに共通に接続され、そしてバッファ入力
制御クロックに応じて、リード／ライトモードではデー
タ入出力マルチプレクサパッドに入力されるデータを伝
送し、並列ライトテストモードではデータ入力パッドに
入力されるデータを伝送するｉ個のデータ入力バッファ
と、対応するデータバスのデータ及びデータバス選択制
御クロックを入力とする論理ゲートを用いて構成され、
データバス選択制御クロックに従って、リード／ライト
モードでは選択的にデータバスのデータを伝送し、並列
ライトテストモードでは一斉にデータバスのデータを伝
送するｉ個のデータバス選択器と、列／行アドレス信号
及びテストモードエネイブル信号の論理組合せを行う論
理ゲートを用いて構成され、それぞれｋ個の個別データ
ドライバ制御クロックを発生するｉ個のクロック発生器
と、入出力ラインに対応させて設けられ、そして個別デ
ータドライバ制御クロックに応じて、リード／ライトモ
ードではデータバス選択器からのデータを選択的に入出
力ラインへ伝送し、並列ライトテストモードではデータ
バス選択器からのデータを一斉に各入出力ラインへ伝送
するｉ×ｋ個の個別データ入力ドライバと、を備えるよ
うにし、リード／ライトモードでは、データ入出力マル
チプレクサパッドのデータをデータバス選択器及び個別
データ入力ドライバによる選択を介して伝送することで
指定アドレスのメモリセルへのライトを可能とし、並列
ライトテストモードでは、データ入力パッドのデータを
データバス選択器及び個別データ入力ドライバを介して
ｉ×ｋ個の入出力ラインすべてに一斉に伝送してライト
することを可能とすることを特徴としている。
＜実 施 例＞ 以下、本発明を添付図面を参照して詳細に説明する。
第１図は本発明に係る回路図である。この回路は、各
々一対となった多数の入出力ライン100をもつ４個のセ
ルアレイ部10〜40を少なくとも有している。尚、この実
施例では、ｉ＝４、ｋ＝４の例を示す。
々一対となった多数の入出力ライン100をもつ４個のセ
ルアレイ部10〜40を少なくとも有している。尚、この実
施例では、ｉ＝４、ｋ＝４の例を示す。
データ入力バッファCi（C1〜C4）は、バッファ入力制
御クロック端300から入力されるバッファ入力制御クロ
ックに応じてデータ入力パッドD5からの入力データ又は
データ入出力マルチプレクサパッドDi（D1〜D4）からの
入力データをバッファリングし、各一対のデータバスAB
i（AB1〜AB4）で構成されたデータバスライン200に出力
する。
御クロック端300から入力されるバッファ入力制御クロ
ックに応じてデータ入力パッドD5からの入力データ又は
データ入出力マルチプレクサパッドDi（D1〜D4）からの
入力データをバッファリングし、各一対のデータバスAB
i（AB1〜AB4）で構成されたデータバスライン200に出力
する。
データバス選択器Ai（A1〜A4）は論理ゲートを用いて
構成され、データ入力バッファC1〜C4の出力端と連結さ
れたデータバスライン200の各データバスAB1〜AB4を、
データバス選択制御クロック発生器500から入力される
データバス選択制御クロックに従って選択する。
構成され、データ入力バッファC1〜C4の出力端と連結さ
れたデータバスライン200の各データバスAB1〜AB4を、
データバス選択制御クロック発生器500から入力される
データバス選択制御クロックに従って選択する。
個別データ入力ドライバBik（B11〜B44）は、クロッ
ク発生器AAi（AA1〜AA4）により発生される個別データ
ドライバ制御クロックに従って、データバス選択器A1〜
A4で選択されて入力されるデータを各々ドライビング
し、セルアレイ部10〜40の入出力端と同じ数で１対１に
接続された入出力ライン100に出力する。この個別デー
タ入力ドライバB11〜B44は、テストモードエネイブル信
号と列／行アドレス信号によってクロック発生器AA1〜A
A4から発生される個別データドライバ制御クロックに従
っで、データバス選択器A1〜A4を通じた各データがセル
アレイ部10〜40の入力に適合するようにドライビングす
る。
ク発生器AAi（AA1〜AA4）により発生される個別データ
ドライバ制御クロックに従って、データバス選択器A1〜
A4で選択されて入力されるデータを各々ドライビング
し、セルアレイ部10〜40の入出力端と同じ数で１対１に
接続された入出力ライン100に出力する。この個別デー
タ入力ドライバB11〜B44は、テストモードエネイブル信
号と列／行アドレス信号によってクロック発生器AA1〜A
A4から発生される個別データドライバ制御クロックに従
っで、データバス選択器A1〜A4を通じた各データがセル
アレイ部10〜40の入力に適合するようにドライビングす
る。
第２図はデータバス選択器A1〜A4の１つを具体的に示
した回路図である。一対のデータラインＡ、で構成さ
れたデータバスABi（AB1〜AB4）をNORゲートNO1、NO2の
各入力端の一方に接続し、データバス選択制御クロック
発生器500の出力線をNORゲートNO1、NO2の各入力端の他
方に接続する。そして、NORゲートNO1、NO2の各出力端
にインバータN1、N2を接続してその各出力端201を個別
データ入力ドライバBik（B11〜B44）につながれたデー
タラインＡ′、▲▼に接続している。
した回路図である。一対のデータラインＡ、で構成さ
れたデータバスABi（AB1〜AB4）をNORゲートNO1、NO2の
各入力端の一方に接続し、データバス選択制御クロック
発生器500の出力線をNORゲートNO1、NO2の各入力端の他
方に接続する。そして、NORゲートNO1、NO2の各出力端
にインバータN1、N2を接続してその各出力端201を個別
データ入力ドライバBik（B11〜B44）につながれたデー
タラインＡ′、▲▼に接続している。
第３図はクロック発生器AA1〜AA4の１つのを具体的に
図示した回路図である。列／行アドレス信号CAi、▲
▼、RAi、▲▼の組合せをNANDゲートNA1〜NA
4（第１のNANDゲート）の各入力とし、これらNANDゲー
トNA1〜NA4の各出力をそれぞれNANDゲートNA5〜NA8（第
２のNANDゲート）の一方の入力とする。これらNANDゲー
トNA5〜NA8の他方の入力はテストモードエネイブル信号
▲▼とされる。そして、NANDゲートNA5〜NA8の出
力端は個別データドライバ制御クロック信号端400に接
続され、個別データ入力ドライバB11〜B44を制御する個
別データドライバ制御クロックAAik（AA11〜AA44）が発
生される。
図示した回路図である。列／行アドレス信号CAi、▲
▼、RAi、▲▼の組合せをNANDゲートNA1〜NA
4（第１のNANDゲート）の各入力とし、これらNANDゲー
トNA1〜NA4の各出力をそれぞれNANDゲートNA5〜NA8（第
２のNANDゲート）の一方の入力とする。これらNANDゲー
トNA5〜NA8の他方の入力はテストモードエネイブル信号
▲▼とされる。そして、NANDゲートNA5〜NA8の出
力端は個別データドライバ制御クロック信号端400に接
続され、個別データ入力ドライバB11〜B44を制御する個
別データドライバ制御クロックAAik（AA11〜AA44）が発
生される。
第４図は個別データ入力ドライバB11〜B44の１つを具
体的に示した回路図である。個別データドライバ制御ク
ロックAAikがPMOSトランジスタT1、T2（第１のトランジ
スタ）の各ゲート端子及びNMOSトランジスタT5、T6（第
２のトランジスタ）の各ゲート端子に接続される（スイ
ッチ手段）。そして、データバス選択器A1〜A4の出力端
201からの一対のデータラインＡ′、▲▼にNMOSト
ランジスタT5、T6のドレイン端子をそれぞれ接続する。
トランジスタT1のドレイン端子とトランジスタT5のソー
ス端子は第１ノード41に接続され、この第１ノード41
は、PMOSトランジスタT3（第３のトランジスタ）のゲー
ト端子及びインバータN62の入力端に接続される。ま
た、トランジスタT2のドレイン端子とトランジスタT6の
ソース端子は第２ノード42に接続され、この第２ノード
42は、PMOSトランジスタT4（第３のトランジスタ）のゲ
ート端子及びインバータN61の入力端に接続される。さ
らに、インバータN61の出力端はNMOSトランジスタT7
（第４のトランジスタ）のゲート端子に接続され、イン
バータN62の出力端はNMOSトランジスタT8（第４のトラ
ンジスタ）のゲート端子に接続される。そして、PMOSト
ランジスタT3とNMOSトランジスタT7の各ドレイン端子が
接続されて第３ノード42なに、PMOSトランジスタT4とNM
OSトランジスタT8の各ドレイン端子が接続されて第４ノ
ード44になる（反転出力手段）。これら第３、４ノード
43、44が一対の入出力ドレイン100と接続され、さらに
セルアレイ部10〜40のビットラインに接続されてメモリ
セルをアクセスする。
体的に示した回路図である。個別データドライバ制御ク
ロックAAikがPMOSトランジスタT1、T2（第１のトランジ
スタ）の各ゲート端子及びNMOSトランジスタT5、T6（第
２のトランジスタ）の各ゲート端子に接続される（スイ
ッチ手段）。そして、データバス選択器A1〜A4の出力端
201からの一対のデータラインＡ′、▲▼にNMOSト
ランジスタT5、T6のドレイン端子をそれぞれ接続する。
トランジスタT1のドレイン端子とトランジスタT5のソー
ス端子は第１ノード41に接続され、この第１ノード41
は、PMOSトランジスタT3（第３のトランジスタ）のゲー
ト端子及びインバータN62の入力端に接続される。ま
た、トランジスタT2のドレイン端子とトランジスタT6の
ソース端子は第２ノード42に接続され、この第２ノード
42は、PMOSトランジスタT4（第３のトランジスタ）のゲ
ート端子及びインバータN61の入力端に接続される。さ
らに、インバータN61の出力端はNMOSトランジスタT7
（第４のトランジスタ）のゲート端子に接続され、イン
バータN62の出力端はNMOSトランジスタT8（第４のトラ
ンジスタ）のゲート端子に接続される。そして、PMOSト
ランジスタT3とNMOSトランジスタT7の各ドレイン端子が
接続されて第３ノード42なに、PMOSトランジスタT4とNM
OSトランジスタT8の各ドレイン端子が接続されて第４ノ
ード44になる（反転出力手段）。これら第３、４ノード
43、44が一対の入出力ドレイン100と接続され、さらに
セルアレイ部10〜40のビットラインに接続されてメモリ
セルをアクセスする。
以下、この実施例の動作について第１〜４図を参照し
て更に詳細に説明する。
て更に詳細に説明する。
多数のセルアレイ部のうちの活性化（Activate）され
る２つのグループのセルアレイ部10〜40を第１図のよう
に図示した。各セルアレイ部10〜40につき形成されたｋ
組のデータ入出力ライン100は、セルアレイ部10〜40の
ビットラインに接続されてメモリセルをアクセスしうる
ように構成されている。
る２つのグループのセルアレイ部10〜40を第１図のよう
に図示した。各セルアレイ部10〜40につき形成されたｋ
組のデータ入出力ライン100は、セルアレイ部10〜40の
ビットラインに接続されてメモリセルをアクセスしうる
ように構成されている。
各データ入出力ライン100は個別データ入力ドライバB
11〜B44によって駆動され、そして個別データ入力ドラ
イバB11〜B44は、クロック発生器AA1〜AA4から発生され
る制御クロックAAikに従いデータバス選択器A1〜A4で選
択されたデータを受けるようになっている。また、デー
タバス選択器A1〜A4は、データバス選択制御クロック発
生器500から入力されるクロックに従ってデータバスラ
イン200（データバスABi）のデータを選択して個別デー
タ入力ドライバB11〜B44に入力する。
11〜B44によって駆動され、そして個別データ入力ドラ
イバB11〜B44は、クロック発生器AA1〜AA4から発生され
る制御クロックAAikに従いデータバス選択器A1〜A4で選
択されたデータを受けるようになっている。また、デー
タバス選択器A1〜A4は、データバス選択制御クロック発
生器500から入力されるクロックに従ってデータバスラ
イン200（データバスABi）のデータを選択して個別デー
タ入力ドライバB11〜B44に入力する。
データバスライン200の各データバスAB1〜AB4にはデ
ータ入力バッファC1〜C4が連結されており、バッファ入
力制御クロック端300から入力される制御クロックに応
じてデータ入力パッドD5又はデータ入出力マルチプレク
サパッドD1〜D4を通じて入力されるデータを駆動し、デ
ータバスライン200（データバスAB1〜AB4）に出力す
る。即ち、バッファ入力制御クロック端300から入力さ
れるバッファ入力制御クロックは、データ入出力マルチ
プレクサパッドD1〜D4又はデータ入力パッドD5のどちら
のデータを選択してデータ入力バッファC1〜C4が入力と
するか決定する役割をもつ。
ータ入力バッファC1〜C4が連結されており、バッファ入
力制御クロック端300から入力される制御クロックに応
じてデータ入力パッドD5又はデータ入出力マルチプレク
サパッドD1〜D4を通じて入力されるデータを駆動し、デ
ータバスライン200（データバスAB1〜AB4）に出力す
る。即ち、バッファ入力制御クロック端300から入力さ
れるバッファ入力制御クロックは、データ入出力マルチ
プレクサパッドD1〜D4又はデータ入力パッドD5のどちら
のデータを選択してデータ入力バッファC1〜C4が入力と
するか決定する役割をもつ。
本発明によれば、既存のデータバスライン200（デー
タバスABi）にデータバス選択器Aiを接続することがで
き、さらに個別データ入力ドライバBikがデータ入出力
ライン100の数と同数として構成されるので、活性化さ
れるセルアレイ部が１つ以上あれば、そのセルアレイ部
のすべてのデータ入出力ライン100にデータを同時並列
にライトしうる。それによりセルアレイ部がテストされ
る。この並列テストについて更に詳細に説明する。
タバスABi）にデータバス選択器Aiを接続することがで
き、さらに個別データ入力ドライバBikがデータ入出力
ライン100の数と同数として構成されるので、活性化さ
れるセルアレイ部が１つ以上あれば、そのセルアレイ部
のすべてのデータ入出力ライン100にデータを同時並列
にライトしうる。それによりセルアレイ部がテストされ
る。この並列テストについて更に詳細に説明する。
バッファ入力制御クロック端300の入力クロックに従
って、リード／ライトモードの場合にはデータ入出力マ
ルチプレクサパッドD1〜D4を通じて入力されるデータ
が、また並列ライトテストモードの場合にはデータ入力
パッドD5を通じて入力されるデータが、データ入力バッ
ファC1〜C4においてバッファリングされてデータバスラ
イン200（データバスAB1〜AB4）に供給される。そして
データバス選択制御クロックに従って、データバスライ
ン200（データバスAB1〜AB4）の各データがデータバス
選択器A1〜A4により選択される。
って、リード／ライトモードの場合にはデータ入出力マ
ルチプレクサパッドD1〜D4を通じて入力されるデータ
が、また並列ライトテストモードの場合にはデータ入力
パッドD5を通じて入力されるデータが、データ入力バッ
ファC1〜C4においてバッファリングされてデータバスラ
イン200（データバスAB1〜AB4）に供給される。そして
データバス選択制御クロックに従って、データバスライ
ン200（データバスAB1〜AB4）の各データがデータバス
選択器A1〜A4により選択される。
即ち、第２図においてデータバスABiをなす一対のデ
ータバスラインＡ、のデータは、NORゲートNO1、NO2
に入力されてデータバス選択制御クロックの論理状態に
より選択されることになる。つまり、データバス選択制
御クロックの論理状態が“ロウ”の場合にNORゲートNO
1、NO2はデータラインＡ、の状態に従って“ハイ”を
出力可能で、これがインバータN1、N2を通して反転され
て出力される。例えばデータラインＡの信号が“ハイ”
であると、NORゲートNO1は“ロウ”を出力してインバー
タN1の出力が“ハイ”になる。この場合はＡの反転な
ので、データラインの信号は“ロウ”で入力されてNO
RゲートNO2の出力が“ハイ”となり、従ってインバータ
N2の出力は“ロウ”になる。そしてこれらのデータは個
別データ入力ドライバB11〜B44に入力される。
ータバスラインＡ、のデータは、NORゲートNO1、NO2
に入力されてデータバス選択制御クロックの論理状態に
より選択されることになる。つまり、データバス選択制
御クロックの論理状態が“ロウ”の場合にNORゲートNO
1、NO2はデータラインＡ、の状態に従って“ハイ”を
出力可能で、これがインバータN1、N2を通して反転され
て出力される。例えばデータラインＡの信号が“ハイ”
であると、NORゲートNO1は“ロウ”を出力してインバー
タN1の出力が“ハイ”になる。この場合はＡの反転な
ので、データラインの信号は“ロウ”で入力されてNO
RゲートNO2の出力が“ハイ”となり、従ってインバータ
N2の出力は“ロウ”になる。そしてこれらのデータは個
別データ入力ドライバB11〜B44に入力される。
クロック発生器AA1〜AA4は第３図のようにテストモー
ドエネイブル信号▲▼に従って、個別データ入力
ドライバB11〜B44を制御するクロックAAik（AA11〜AA4
4）を発生する。即ち、先ず列／行アドレス信号CAi、▲
▼、RAi、▲▼についてNANDゲートNA1〜NA
4で論理組合せを行い、さらに、このNANDゲートNA1〜NA
4の各出力信号とテストモードエネイブル信号▲
▼とを、NANDゲートNA5〜NA8において倫理組合せし、制
御クロック信号端400から個別データドライバ制御クロ
ックAAikとして出力する。
ドエネイブル信号▲▼に従って、個別データ入力
ドライバB11〜B44を制御するクロックAAik（AA11〜AA4
4）を発生する。即ち、先ず列／行アドレス信号CAi、▲
▼、RAi、▲▼についてNANDゲートNA1〜NA
4で論理組合せを行い、さらに、このNANDゲートNA1〜NA
4の各出力信号とテストモードエネイブル信号▲
▼とを、NANDゲートNA5〜NA8において倫理組合せし、制
御クロック信号端400から個別データドライバ制御クロ
ックAAikとして出力する。
そして、第４図で示すように、個別データドライバ制
御クロックAAikは、個別データ入力ドライバB11〜B44中
の対応する１つのPMOSトランジスタT1、T2及びNMOSトラ
ンジスタT5、T6の各ゲートに印加される。即ち、個別デ
ータドライバ制御クロックAAikが第１図の個別データ入
力ドライバB11〜B44の制御クロック信号として印加され
ることが分かる。
御クロックAAikは、個別データ入力ドライバB11〜B44中
の対応する１つのPMOSトランジスタT1、T2及びNMOSトラ
ンジスタT5、T6の各ゲートに印加される。即ち、個別デ
ータドライバ制御クロックAAikが第１図の個別データ入
力ドライバB11〜B44の制御クロック信号として印加され
ることが分かる。
例えば、ある個別データドライバ制御クロックAAikが
“ハイ”であると、NMOSトランジスタT5、T6が“ON"、P
MOSトランジスタT1が“OFF"となり、対応するデータバ
ス選択器（A1〜A4）のデータラインＡ′、▲▼の出
力信号“ハイ”、“ロウ”がNMOSトランジスタT5、T6を
通じて第１、第２ノード41、42に各々伝達される。第１
ノード41の“ハイ”信号は、PMOSトランジスタT3を“OF
F"とすると共にインバータN62を通じてNMOSトランジス
タT8を“OFF"とし、第２ノード42の“ロウ”信号は、PM
OSトランジスタT4を“ON"とする共にインバータN61を通
じてNMOSトランジスタT7を“ON"とする。従って、一対
のデータ入出力ライン100（I/O、▲▼）に相互反
転信号が得られ、これがセルアレイ部10〜40に入力され
てセルに該当データがライトされる。
“ハイ”であると、NMOSトランジスタT5、T6が“ON"、P
MOSトランジスタT1が“OFF"となり、対応するデータバ
ス選択器（A1〜A4）のデータラインＡ′、▲▼の出
力信号“ハイ”、“ロウ”がNMOSトランジスタT5、T6を
通じて第１、第２ノード41、42に各々伝達される。第１
ノード41の“ハイ”信号は、PMOSトランジスタT3を“OF
F"とすると共にインバータN62を通じてNMOSトランジス
タT8を“OFF"とし、第２ノード42の“ロウ”信号は、PM
OSトランジスタT4を“ON"とする共にインバータN61を通
じてNMOSトランジスタT7を“ON"とする。従って、一対
のデータ入出力ライン100（I/O、▲▼）に相互反
転信号が得られ、これがセルアレイ部10〜40に入力され
てセルに該当データがライトされる。
一方、ある個別データドライバ制御クロックAAikが
“ロウ”であると、PMOSトランジスタT1、T2が“ON"、N
MOSトランジスタT5、T6が“OFF"となるので、第１、２
ノード41、42は共に“ハイ”になる。このときには、ト
ランジスタT3、T4、T7、T8がすべて“OFF"となるのでデ
ータ入出力ライン100の出力はなくなる。
“ロウ”であると、PMOSトランジスタT1、T2が“ON"、N
MOSトランジスタT5、T6が“OFF"となるので、第１、２
ノード41、42は共に“ハイ”になる。このときには、ト
ランジスタT3、T4、T7、T8がすべて“OFF"となるのでデ
ータ入出力ライン100の出力はなくなる。
以上より分かるように、並列テストモードでは、エネ
イブルされたデータ入力バッファC1〜C4がデータ入力パ
ッドD5のデータをデータバスライン200の各データバスA
B1〜AB4へ送り、そして、データバス選択制御クロック
によって各データバス選択器A1〜A4がすべて駆動状態と
され、それにより、データバスライン200のデータバスA
B1〜AB4のデータが個別データ入力ドライバB11〜B44に
一斉に入力されることが分かる。さらに、第４図に示し
たような個別データ入力ドライバB11〜B44に入力された
データはドライビングされ、そして各入出力ライン100
が駆動されてセルアレイ部10〜40のすべてにデータが書
込まれる。
イブルされたデータ入力バッファC1〜C4がデータ入力パ
ッドD5のデータをデータバスライン200の各データバスA
B1〜AB4へ送り、そして、データバス選択制御クロック
によって各データバス選択器A1〜A4がすべて駆動状態と
され、それにより、データバスライン200のデータバスA
B1〜AB4のデータが個別データ入力ドライバB11〜B44に
一斉に入力されることが分かる。さらに、第４図に示し
たような個別データ入力ドライバB11〜B44に入力された
データはドライビングされ、そして各入出力ライン100
が駆動されてセルアレイ部10〜40のすべてにデータが書
込まれる。
通常のリード／ライトモードにおいては、データバス
選択制御クロックによりいずれかのデータバス選択器Ai
がエネイブルされ、さらに、エネイブルされたデータバ
ス選択器Aiに対応した個別データ入力ドライバBikのい
ずれかが個別データドライバ制御クロックAAikによりエ
ネイブルされ、その結果、セルアレイ部10〜40の１つの
セルにデータを書込むことが可能とされる。
選択制御クロックによりいずれかのデータバス選択器Ai
がエネイブルされ、さらに、エネイブルされたデータバ
ス選択器Aiに対応した個別データ入力ドライバBikのい
ずれかが個別データドライバ制御クロックAAikによりエ
ネイブルされ、その結果、セルアレイ部10〜40の１つの
セルにデータを書込むことが可能とされる。
＜発明の効果＞ 本発明に係るメモリテスト用マルチバイトワイド並列
ライト回路は上記の如きものなどで、既存のレイアウト
面積を拡大せず、またバスの負荷を増すことなくデータ
バスの数以上のビットデータを同時にライトすることが
でき、ライトテスト時に発生するテスト時間の損失を減
らし、レイアウト面積及び負荷を増加させることなくテ
スト処理時間を向上させうる利点がある。
ライト回路は上記の如きものなどで、既存のレイアウト
面積を拡大せず、またバスの負荷を増すことなくデータ
バスの数以上のビットデータを同時にライトすることが
でき、ライトテスト時に発生するテスト時間の損失を減
らし、レイアウト面積及び負荷を増加させることなくテ
スト処理時間を向上させうる利点がある。
第１図は本発明に係るメモリテスト用マルチバイトワイ
ド並列ライト回路の回路図、 第２図は第１図のデータバス選択器の１つを具体的に示
した回路図、 第３図は第１図のクロック発生器の１つを具体的に図示
した回路図、そして 第４図は第１図の個別データ入力ドライバの１つを具体
的に図示した回路図である。 10,20,30,40……セルアレイ部 100……入出力ライン 200……データバスライン 300……バッファ入力制御クロック端 400……制御クロック信号端 A1〜A4……データ選択器 AA1〜AA4……クロック発生器 B1〜B16……個別データ入力ドライバ AB1〜AB4……データバス C1〜C4……データ入力バッファ D1〜D4……データ入出力マルチプレクサパッド D5……データ入力パッド
ド並列ライト回路の回路図、 第２図は第１図のデータバス選択器の１つを具体的に示
した回路図、 第３図は第１図のクロック発生器の１つを具体的に図示
した回路図、そして 第４図は第１図の個別データ入力ドライバの１つを具体
的に図示した回路図である。 10,20,30,40……セルアレイ部 100……入出力ライン 200……データバスライン 300……バッファ入力制御クロック端 400……制御クロック信号端 A1〜A4……データ選択器 AA1〜AA4……クロック発生器 B1〜B16……個別データ入力ドライバ AB1〜AB4……データバス C1〜C4……データ入力バッファ D1〜D4……データ入出力マルチプレクサパッド D5……データ入力パッド
フロントページの続き (56)参考文献 特開 昭61−77194（ＪＰ，Ａ) 特開 昭61−202400（ＪＰ，Ａ) 特開 昭64−19588（ＪＰ，Ａ)
Claims (8)
- 【請求項１】ｉ個の複数のセルアレイ部のそれぞれにつ
きｋ組ずつ多数設けられた入出力ラインにｉ組のデータ
バスからデータを伝送するようになった半導体メモリ装
置におけるメモリテスト用マルチバイトワイド並列ライ
ト回路であって、 ｉ個のデータ入出力マルチプレクサパッドと、少なくと
も１つのデータ入力パッドと、前記データ入出力マルチ
プレクサパッドと対応するデータバスとの間にそれぞれ
設けられ且つ前記データ入力パッドに共通に接続され、
そしてバッファ入力制御クロックに応じて、リード／ラ
インモードでは前記データ入出力マルチプレクサパッド
に入力されるデータを伝送し、並列ライトテストモード
では前記データ入力パッドに入力されるデータを伝送す
るｉ個のデータ入力バッファと、対応するデータバスの
データ及びデータバス選択制御クロックを入力とする論
理ゲートを用いて構成され、該データバス選択制御クロ
ックに従って、リード／ライトモードでは選択的にデー
タバスのデータを伝送し、並列ライトテストモードでは
一斉にデータバスのデートを伝送するｉ個のデータバス
選択器と、列／行アドレス信号及びテストモードエネイ
ブル信号の論理組合せを行う論理ゲートを用いて構成さ
れ、それぞれｋ個の個別データドライバ制御クロックを
発生するｉ個のクロック発生器と、入出力ラインに対応
させて設けられ、そして前記個別データドライバ制御ク
ロックに応じて、リード／ライトモードでは前記データ
バス選択器からのデータを選択的に入出力ラインへ伝送
し、並列ライトテストモードでは前記データバス選択器
からのデータを一斉に各入出力ラインへ伝送するｉ×ｋ
個の個別データ入力ドライバと、を備え、 リード／ライトモードでは、前記データ入出力マルチプ
レクサパッドのデータを前記データバス選択器及び個別
データ入力ドライバによる選択を介して伝送することで
指定アドレスのメモリセルへのライトを可能とし、並列
ライトテストモードでは、前記データ入力パッドのデー
タを前記データバス選択器及び個別データ入力ドライバ
を介してｉ×ｋ子個の出力ラインすべてに一斉に伝送し
てライトすることを可能としたことを特徴とするメモリ
テスト用マルチバイトワイド並列ライト回路。 - 【請求項２】データバス選択器は、データバス選択制御
クロック及びデータバス上のデータを入力とするNORゲ
ートと、NORゲートの出力を反転させて出力するインバ
ータと、から構成される請求項（１）記載のメモリテス
ト用マルチバイトワイド並列ライト回路。 - 【請求項３】クロック発生器は、列／行アドレス信号の
組合せを入力としてデコーディングする第１のNANDゲー
トと、テストモードエネイブル信号及び第１のNANDゲー
トの出力を入力として個別データドライバ制御クロック
を出力する第２のNANDゲートと、から構成される請求項
（２）記載のメモリテスト用マルチバイトワイド並列ラ
イト回路。 - 【請求項４】個別データ入力ドライバは、個別データド
ライバ制御クロックに従ってスイッチしてデータバス選
択器からのデータ又は所定電圧を伝送するスイッチ手段
と、該スイッチ手段がデータバス選択器からのデータを
伝送する場合にはこれを反転させて入出力ラインへ出力
し、前記スイッチ手段が所定電圧を伝送する場合にはOF
Fとなる反転出力手段と、から構成される請求項（３）
記載のメモリテスト用マルチバイトワイド並列ライト回
路。 - 【請求項５】スイッチ手段は、ゲートに個別デードライ
バ制御クロックを受け、そしてチャネルを介して電源電
圧を伝送する第１のトランジスタと、ゲートに前記個別
データドライバ制御クロックを受け、そしてチャネルを
介してデータバス選択器からのデータを伝送する第２の
トランジスタと、から構成される請求項（４）記載のメ
モリテスト用マルチバイトワイド並列ライト回路。 - 【請求項６】反転出力手段は、データ選択器からのデー
タの相補対の一方をゲートに受けるようにされた第３の
トランジスタと、前記データ選択器からのデータの相補
対の他方をインバータを介してゲートに受けるようにさ
れた第４のトランジスタと、から構成され、これら第３
及び第４のトランジスタの接続点が入出力ラインと接続
されるようになっている請求項（５）記載のメモリテス
ト用マルチバイトワイド並列ライト回路。 - 【請求項７】第１及び第３のトランジスタがＰチャネル
MOSトランジスタとされる請求項（６）記載のメモリテ
スト用マルチバイトワイド並列ライト回路。 - 【請求項８】第２及び第４のトランジスタがＮチャネル
MOSトランジスタとされる請求項（７）記載のメモリテ
スト用マルチバイトワイド並列ライト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890008098A KR920001082B1 (ko) | 1989-06-13 | 1989-06-13 | 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로 |
| KR89-8098 | 1989-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330199A JPH0330199A (ja) | 1991-02-08 |
| JP3090146B2 true JP3090146B2 (ja) | 2000-09-18 |
Family
ID=19287037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02081485A Expired - Fee Related JP3090146B2 (ja) | 1989-06-13 | 1990-03-30 | メモリテスト用マルチバイトワイド並列ライト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5202853A (ja) |
| JP (1) | JP3090146B2 (ja) |
| KR (1) | KR920001082B1 (ja) |
| DE (1) | DE4018296A1 (ja) |
| GB (1) | GB2235555B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2681969B1 (fr) * | 1991-09-26 | 1993-12-24 | Hewlett Packard Cy | Dispositif d'indication de la presence d'un composant optionnel sur une carte. |
| JP3251637B2 (ja) * | 1992-05-06 | 2002-01-28 | 株式会社東芝 | 半導体記憶装置 |
| JP3293935B2 (ja) * | 1993-03-12 | 2002-06-17 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| KR100336951B1 (ko) * | 1994-04-29 | 2002-10-09 | 텍사스 인스트루먼츠 인코포레이티드 | 병렬블럭기입동작을사용하여메모리회로를테스팅하기위한방법및장치 |
| US5574692A (en) * | 1995-06-07 | 1996-11-12 | Lsi Logic Corporation | Memory testing apparatus for microelectronic integrated circuit |
| US6111800A (en) * | 1997-12-05 | 2000-08-29 | Cypress Semiconductor Corporation | Parallel test for asynchronous memory |
| KR100269319B1 (ko) * | 1997-12-29 | 2000-10-16 | 윤종용 | 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법 |
| KR100308191B1 (ko) * | 1998-05-28 | 2001-11-30 | 윤종용 | 빌트-인패럴테스트회로를구비한반도체메모리장치 |
| JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100459698B1 (ko) * | 2002-02-08 | 2004-12-04 | 삼성전자주식회사 | 병렬검사되는 개수를 증가시키는 반도체 소자의 전기적검사방법 |
| KR100487946B1 (ko) * | 2002-08-29 | 2005-05-06 | 삼성전자주식회사 | 반도체 테스트 시스템 및 이 시스템의 테스트 방법 |
| KR100723889B1 (ko) | 2006-06-30 | 2007-05-31 | 주식회사 하이닉스반도체 | 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 |
| US20080141082A1 (en) * | 2006-12-06 | 2008-06-12 | Atmel Corporation | Test mode multi-byte programming with internal verify and polling function |
| KR20120119532A (ko) * | 2011-04-21 | 2012-10-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 테스트 방법 |
| KR20160034698A (ko) * | 2014-09-22 | 2016-03-30 | 에스케이하이닉스 주식회사 | 반도체장치 및 이를 포함하는 반도체시스템 |
| JP7427000B2 (ja) * | 2018-08-08 | 2024-02-02 | ヌマスカル エイエス | デジタル回路試験及び分析モジュール、システム及びそれの方法 |
| CN116597878B (zh) * | 2023-07-17 | 2023-12-01 | 长鑫存储技术有限公司 | 数据处理电路及存储器 |
Family Cites Families (12)
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|---|---|---|---|---|
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
| US4630240A (en) * | 1984-07-02 | 1986-12-16 | Texas Instruments Incorporated | Dynamic memory with intermediate column derode |
| KR900005666B1 (ko) * | 1984-08-30 | 1990-08-03 | 미쓰비시전기 주식회사 | 반도체기억장치 |
| JPS61202400A (ja) * | 1985-03-05 | 1986-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE3773773D1 (de) * | 1986-06-25 | 1991-11-21 | Nec Corp | Pruefschaltung fuer eine speichereinrichtung mit willkuerlichem zugriff. |
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| JPS63257999A (ja) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR900006293B1 (ko) * | 1987-06-20 | 1990-08-27 | 삼성전자 주식회사 | 씨모오스 디램의 데이터 전송회로 |
| JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
| JPH0697560B2 (ja) * | 1987-11-19 | 1994-11-30 | 三菱電機株式会社 | 半導体記憶装置 |
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| GB2222461B (en) * | 1988-08-30 | 1993-05-19 | Mitsubishi Electric Corp | On chip testing of semiconductor memory devices |
-
1989
- 1989-06-13 KR KR1019890008098A patent/KR920001082B1/ko not_active IP Right Cessation
-
1990
- 1990-02-28 US US07/488,739 patent/US5202853A/en not_active Expired - Lifetime
- 1990-03-30 JP JP02081485A patent/JP3090146B2/ja not_active Expired - Fee Related
- 1990-06-07 DE DE4018296A patent/DE4018296A1/de active Granted
- 1990-06-13 GB GB9013159A patent/GB2235555B/en not_active Expired - Fee Related
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