JP3386535B2 - 中央演算処理装置内汎用レジスタセット回路装置 - Google Patents
中央演算処理装置内汎用レジスタセット回路装置Info
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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Description
【０００１】
【産業上の利用分野】本発明は、中央演算処理装置内に
備わる汎用レジスタ回路装置に関する。
備わる汎用レジスタ回路装置に関する。
【０００２】
【従来の技術】従来、中央演算処理装置（以下、ＣＰＵ
と記す）において、１若しくは複数のデータ演算やアド
レス演算のために予め設定された値を保持し若しくは演
算結果を格納するための汎用レジスタセットが設けられ
ている場合、上記汎用レジスタセットはＣＰＵ内部にて
複数の内部バスに接続されている。例えば図８に示すよ
うな場合、４ビットで４本の汎用レジスタセット１０な
いし１３の各汎用レジスタセットにおける一部の入出力
端子は、符号２０ａないし２０ｄを付した内部バス２
０、符号２１ａないし２１ｄを付した内部バス２１、符
号２２ａないし２２ｄを付した内部バス２２にそれぞれ
接続される。具体的には、内部バス２０を介してデータ
が各汎用レジスタセット１０等に供給され、各汎用レジ
スタセット１０等からの出力データは各汎用レジスタセ
ット１０等から内部バス２１もしくは２２へ送出され
る。汎用レジスタセット１０等へのデータ入力において
は、各汎用レジスタセット１０等を一つの単位として、
レジスタ制御信号にてデータのラッチが行われる。具体
的には、入力用レジスタ制御信号ＲｘＬＴ_Ｐ、ＲｘＬ
Ｔ_Ｎ（ｘは汎用レジスタセットの番号）、例えば図８
では汎用レジスタセット１０は、入力用レジスタ制御信
号Ｒ０ＬＴ_Ｐ、Ｒ０ＬＴ_Ｎにて、内部バス２０を介し
て供給されるデータをラッチする。汎用レジスタセット
１０等からのデータの出力においては、各汎用レジスタ
セット１０等を一つの単位として、出力用レジスタ制御
信号にてデータの出力が行われる。具体的には、出力用
レジスタ制御信号ＲｘＢ、ＲｘＣ（ｘは汎用レジスタセ
ットの番号）、例えば図８では出力用レジスタ制御信号
Ｒ０Ｂ、Ｒ０Ｃにて、レジスタ１０等は内部バス２１又
は２２へデータを送出する。
と記す）において、１若しくは複数のデータ演算やアド
レス演算のために予め設定された値を保持し若しくは演
算結果を格納するための汎用レジスタセットが設けられ
ている場合、上記汎用レジスタセットはＣＰＵ内部にて
複数の内部バスに接続されている。例えば図８に示すよ
うな場合、４ビットで４本の汎用レジスタセット１０な
いし１３の各汎用レジスタセットにおける一部の入出力
端子は、符号２０ａないし２０ｄを付した内部バス２
０、符号２１ａないし２１ｄを付した内部バス２１、符
号２２ａないし２２ｄを付した内部バス２２にそれぞれ
接続される。具体的には、内部バス２０を介してデータ
が各汎用レジスタセット１０等に供給され、各汎用レジ
スタセット１０等からの出力データは各汎用レジスタセ
ット１０等から内部バス２１もしくは２２へ送出され
る。汎用レジスタセット１０等へのデータ入力において
は、各汎用レジスタセット１０等を一つの単位として、
レジスタ制御信号にてデータのラッチが行われる。具体
的には、入力用レジスタ制御信号ＲｘＬＴ_Ｐ、ＲｘＬ
Ｔ_Ｎ（ｘは汎用レジスタセットの番号）、例えば図８
では汎用レジスタセット１０は、入力用レジスタ制御信
号Ｒ０ＬＴ_Ｐ、Ｒ０ＬＴ_Ｎにて、内部バス２０を介し
て供給されるデータをラッチする。汎用レジスタセット
１０等からのデータの出力においては、各汎用レジスタ
セット１０等を一つの単位として、出力用レジスタ制御
信号にてデータの出力が行われる。具体的には、出力用
レジスタ制御信号ＲｘＢ、ＲｘＣ（ｘは汎用レジスタセ
ットの番号）、例えば図８では出力用レジスタ制御信号
Ｒ０Ｂ、Ｒ０Ｃにて、レジスタ１０等は内部バス２１又
は２２へデータを送出する。
【０００３】
【発明が解決しようとする課題】上記汎用レジスタセッ
ト１０等におけるビット単位の回路（以下、単位レジス
タと記す）構成としては例えば図９又は図１０に示す２
つのものが挙げられる。尚、図８において単位レジスタ
に示す、「ＣＫ_Ｐ」、「ＣＫ_Ｎ」、「Ｄ」、「Ｒ
Ｂ」、「ＲＣ」、「ＢＯＵＴ」、「ＣＯＵＴ」の各端子
名は、図９及び図１０において対応する箇所に示され
る。又、単位レジスタは、いずれの構成においてもラッ
チ部３０と出力部とから構成されている。図９及び図１
０に示すように、いずれの単位レジスタの構成でもラッ
チ部３０は同じ素子にて同様に構成されており、出力部
における回路構成が図９及び図１０に示すそれぞれの単
位レジスタにおいて異なる。即ち、図９に示す単位レジ
スタの出力部４０の回路は、インバータ４１及びトラン
スミッションゲート４２にて構成され、トランスミッシ
ョンゲート４２の動作制御のため上記出力用レジスタ制
御信号は一つの内部バス、例えば内部バス２１に対し、
図示するように端子ＲＢ_Ｐ、ＲＢ_Ｎに供給される信号
ＲｘＬＴ_Ｐ、ＲｘＬＴ_Ｎ及び端子ＲＣ_Ｐ、ＲＣ_Ｎに
供給される信号ＲｘＢ、ＲｘＣの２本が必要である。
又、図１０に示す単位レジスタの出力部５０の回路は、
２入力ＮＡＮＤゲート５１及びトライステートゲート５
２にて構成され、トライステートゲート５２の動作制御
のため上記出力用レジスタ制御信号は一つの内部バス、
例えば内部バス２１に対し、図示するようにＲＢ及びＲ
Ｃの１本が必要である。このように出力用レジスタ制御
信号に関しては制御信号数の少ない図１０に示す回路構
成が有利である。一方、回路を形成する実際のトランジ
スタ数では図９における回路はＣＭＯＳで４トランジス
タにて構成されるが、図１０に示す回路においてはＣＭ
ＯＳで７トランジスタにて構成されるため、トランジス
タ数の面からは図９に示す回路の方が有利である。但
し、図９及び図１０に示す両回路に共通して、単位レジ
スタは内部バスに対してデータを直接送出するため、内
部バスの負荷容量の増大により、内部バスをドライブす
るために単位レジスタ単位としてトランジスタサイズを
大きくする必要があり、レジスタ数が多くなるときには
チップに占めるレジスタの面積が著しく増加するという
問題点がある。
ト１０等におけるビット単位の回路（以下、単位レジス
タと記す）構成としては例えば図９又は図１０に示す２
つのものが挙げられる。尚、図８において単位レジスタ
に示す、「ＣＫ_Ｐ」、「ＣＫ_Ｎ」、「Ｄ」、「Ｒ
Ｂ」、「ＲＣ」、「ＢＯＵＴ」、「ＣＯＵＴ」の各端子
名は、図９及び図１０において対応する箇所に示され
る。又、単位レジスタは、いずれの構成においてもラッ
チ部３０と出力部とから構成されている。図９及び図１
０に示すように、いずれの単位レジスタの構成でもラッ
チ部３０は同じ素子にて同様に構成されており、出力部
における回路構成が図９及び図１０に示すそれぞれの単
位レジスタにおいて異なる。即ち、図９に示す単位レジ
スタの出力部４０の回路は、インバータ４１及びトラン
スミッションゲート４２にて構成され、トランスミッシ
ョンゲート４２の動作制御のため上記出力用レジスタ制
御信号は一つの内部バス、例えば内部バス２１に対し、
図示するように端子ＲＢ_Ｐ、ＲＢ_Ｎに供給される信号
ＲｘＬＴ_Ｐ、ＲｘＬＴ_Ｎ及び端子ＲＣ_Ｐ、ＲＣ_Ｎに
供給される信号ＲｘＢ、ＲｘＣの２本が必要である。
又、図１０に示す単位レジスタの出力部５０の回路は、
２入力ＮＡＮＤゲート５１及びトライステートゲート５
２にて構成され、トライステートゲート５２の動作制御
のため上記出力用レジスタ制御信号は一つの内部バス、
例えば内部バス２１に対し、図示するようにＲＢ及びＲ
Ｃの１本が必要である。このように出力用レジスタ制御
信号に関しては制御信号数の少ない図１０に示す回路構
成が有利である。一方、回路を形成する実際のトランジ
スタ数では図９における回路はＣＭＯＳで４トランジス
タにて構成されるが、図１０に示す回路においてはＣＭ
ＯＳで７トランジスタにて構成されるため、トランジス
タ数の面からは図９に示す回路の方が有利である。但
し、図９及び図１０に示す両回路に共通して、単位レジ
スタは内部バスに対してデータを直接送出するため、内
部バスの負荷容量の増大により、内部バスをドライブす
るために単位レジスタ単位としてトランジスタサイズを
大きくする必要があり、レジスタ数が多くなるときには
チップに占めるレジスタの面積が著しく増加するという
問題点がある。
【０００４】又、図１０に示す構成をなす単位レジスタ
において、図１１に示すように端子ＣＫ_Ｐに供給する
信号ＲｘＬＴ_Ｐをハイ（Ｈ）レベルとし、出力用レジ
スタ制御信号ＲＢをＨレベルとすることで、内部の１マ
シンサイクル中に内部バス２０からデータのラッチを行
い、内部バス２１へデータを送出すること、即ち、同一
マシンサイクルにて同一の汎用レジスタにおけるデータ
のリード、ライト動作が可能となる。しかし、この場
合、データは図１１に太線にて示すパスを通過するため
内部バス２１へのデータ出力に対して図１２に示すよう
に遅延Ａが発生する。本発明は上述したような問題点を
解決するためになされたもので、レジスタ制御信号本数
が少なく、かつレジスタの回路構成における面積が小さ
く、かつ１マシンサイクル中におけるレジスタのデータ
のリード、ライトに対して遅延を最小とした、ＣＰＵ内
汎用レジスタ回路装置を提供することを目的とする。
において、図１１に示すように端子ＣＫ_Ｐに供給する
信号ＲｘＬＴ_Ｐをハイ（Ｈ）レベルとし、出力用レジ
スタ制御信号ＲＢをＨレベルとすることで、内部の１マ
シンサイクル中に内部バス２０からデータのラッチを行
い、内部バス２１へデータを送出すること、即ち、同一
マシンサイクルにて同一の汎用レジスタにおけるデータ
のリード、ライト動作が可能となる。しかし、この場
合、データは図１１に太線にて示すパスを通過するため
内部バス２１へのデータ出力に対して図１２に示すよう
に遅延Ａが発生する。本発明は上述したような問題点を
解決するためになされたもので、レジスタ制御信号本数
が少なく、かつレジスタの回路構成における面積が小さ
く、かつ１マシンサイクル中におけるレジスタのデータ
のリード、ライトに対して遅延を最小とした、ＣＰＵ内
汎用レジスタ回路装置を提供することを目的とする。
【０００５】
【課題を解決するための手段とその作用】本発明は、リ
ードバスから供給される１ビットのデータを格納し、か
つ格納したデータを出力するｎ対の合計２×ｎ（ｎは自
然数）本の出力端子を有する単位レジスタが、データの
格納を制御する入力制御信号を伝搬する入力制御信号線
及び格納データの出力を制御する第１出力制御信号を伝
搬する第１出力制御信号線に対して複数並列に接続され
た汎用レジスタセットと、それぞれの上記単位レジスタ
に備わる上記２×ｎ本のそれぞれの出力端子に対して１
本ずつ接続され上記単位レジスタから格納データが送出
される、合計２×ｎ（ｎは自然数）本の専用ライトバス
と、それぞれが上記専用ライトバスに接続されるｎ対の
合計２×ｎ（ｎは自然数）本の入力端子と中央演算処理
装置内に設けられているｎ（ｎは自然数）本の内部ライ
トバスに接続されるｎ（ｎは自然数）本の出力端子とを
有する単位出力レジスタが、第２出力制御信号を伝搬す
る第２出力制御信号線に対して上記単位レジスタと同数
にて並列接続された出力レジスタセットとを備え、上記
単位レジスタは上記データをラッチするラッチ手段と該
ラッチ手段のラッチ出力端子に接続され上記出力端子を
有する出力手段とを有し、上記出力手段にはそれぞれの
上記出力端子とグランドとの間にそれぞれに直列接続さ
れ上記ラッチ手段のラッチ出力端子から供給されるデー
タ信号及び上記第１出力制御信号に基づく駆動制御にて
それぞれ上記専用ライトバスの信号レベルを決定する第
１トランジスタが備わり、上記単位出力レジスタは、上
記ｎ対の各入力端子に対応してそれぞれ一つずつ第２ト
ランジスタを有し一方の上記第２トランジスタの一端子
が一対の入力端子の一方に接続され他方の第２トランジ
スタの一端子が上記一対の入力端子の他方に接続され上
記一方の第２トランジスタのゲートが上記他方の入力端
子に接続され上記他方の第２トランジスタのゲートが上
記一方の入力端子に接続されることを特徴とする。
ードバスから供給される１ビットのデータを格納し、か
つ格納したデータを出力するｎ対の合計２×ｎ（ｎは自
然数）本の出力端子を有する単位レジスタが、データの
格納を制御する入力制御信号を伝搬する入力制御信号線
及び格納データの出力を制御する第１出力制御信号を伝
搬する第１出力制御信号線に対して複数並列に接続され
た汎用レジスタセットと、それぞれの上記単位レジスタ
に備わる上記２×ｎ本のそれぞれの出力端子に対して１
本ずつ接続され上記単位レジスタから格納データが送出
される、合計２×ｎ（ｎは自然数）本の専用ライトバス
と、それぞれが上記専用ライトバスに接続されるｎ対の
合計２×ｎ（ｎは自然数）本の入力端子と中央演算処理
装置内に設けられているｎ（ｎは自然数）本の内部ライ
トバスに接続されるｎ（ｎは自然数）本の出力端子とを
有する単位出力レジスタが、第２出力制御信号を伝搬す
る第２出力制御信号線に対して上記単位レジスタと同数
にて並列接続された出力レジスタセットとを備え、上記
単位レジスタは上記データをラッチするラッチ手段と該
ラッチ手段のラッチ出力端子に接続され上記出力端子を
有する出力手段とを有し、上記出力手段にはそれぞれの
上記出力端子とグランドとの間にそれぞれに直列接続さ
れ上記ラッチ手段のラッチ出力端子から供給されるデー
タ信号及び上記第１出力制御信号に基づく駆動制御にて
それぞれ上記専用ライトバスの信号レベルを決定する第
１トランジスタが備わり、上記単位出力レジスタは、上
記ｎ対の各入力端子に対応してそれぞれ一つずつ第２ト
ランジスタを有し一方の上記第２トランジスタの一端子
が一対の入力端子の一方に接続され他方の第２トランジ
スタの一端子が上記一対の入力端子の他方に接続され上
記一方の第２トランジスタのゲートが上記他方の入力端
子に接続され上記他方の第２トランジスタのゲートが上
記一方の入力端子に接続されることを特徴とする。
【０００６】このように構成することで、汎用レジスタ
セットに備わる単位レジスタの出力端子は専用ライトバ
スに接続され、出力レジスタセットに備わる各単位出力
レジスタの入力端子が上記専用ライトバスに接続され各
単位出力レジスタの出力端子がＣＰＵに備わる内部ライ
トバスに接続されることから、上記単位レジスタのそれ
ぞれにおけるデータの出力手段のバスに対する負荷容量
は減少する。よって上記単位レジスタの上記出力手段を
構成するトランジスタサイズを小さくすることができ
る。又、それぞれの上記単位レジスタの出力手段及びそ
れぞれの上記単位出力レジスタにおいてデータを送出さ
せるための制御信号は２本でよい。このように専用ライ
トバス、汎用レジスタセット、出力レジスタセットはレ
ジスタ制御信号本数が少なく、かつレジスタの回路構成
における面積が小さくなるように作用する。尚、第１出
力制御信号が実施例における出力用レジスタ制御信号に
相当し、第２出力制御信号が実施例における出力制御信
号に相当する。又、汎用レジスタセット、専用ライトバ
ス、内部ライトバスにてそれぞれ記載する自然数ｎは、
皆同じ値である。
セットに備わる単位レジスタの出力端子は専用ライトバ
スに接続され、出力レジスタセットに備わる各単位出力
レジスタの入力端子が上記専用ライトバスに接続され各
単位出力レジスタの出力端子がＣＰＵに備わる内部ライ
トバスに接続されることから、上記単位レジスタのそれ
ぞれにおけるデータの出力手段のバスに対する負荷容量
は減少する。よって上記単位レジスタの上記出力手段を
構成するトランジスタサイズを小さくすることができ
る。又、それぞれの上記単位レジスタの出力手段及びそ
れぞれの上記単位出力レジスタにおいてデータを送出さ
せるための制御信号は２本でよい。このように専用ライ
トバス、汎用レジスタセット、出力レジスタセットはレ
ジスタ制御信号本数が少なく、かつレジスタの回路構成
における面積が小さくなるように作用する。尚、第１出
力制御信号が実施例における出力用レジスタ制御信号に
相当し、第２出力制御信号が実施例における出力制御信
号に相当する。又、汎用レジスタセット、専用ライトバ
ス、内部ライトバスにてそれぞれ記載する自然数ｎは、
皆同じ値である。
【０００７】又、本発明は、上記単位レジスタに格納さ
れるデータを供給する上記リードバスに接続される入力
端子と、それぞれの上記専用ライトバスに接続される上
記２×ｎ本の出力端子とを有するバス選択手段を備える
こともできる。
れるデータを供給する上記リードバスに接続される入力
端子と、それぞれの上記専用ライトバスに接続される上
記２×ｎ本の出力端子とを有するバス選択手段を備える
こともできる。
【０００８】このように構成することでバス選択手段
は、同一サイクルにおいてデータの格納及び格納データ
の送出動作が同時に発生する場合、汎用レジスタセット
部分におけるデータの伝搬を使用せずにデータの伝送を
行うため、汎用レジスタセット部分を介してデータ伝送
する場合に比べデータ伝送速度を高速化するように作用
する。尚、自然数ｎは、上記専用ライトバス等における
ｎの値と同じ値である。
は、同一サイクルにおいてデータの格納及び格納データ
の送出動作が同時に発生する場合、汎用レジスタセット
部分におけるデータの伝搬を使用せずにデータの伝送を
行うため、汎用レジスタセット部分を介してデータ伝送
する場合に比べデータ伝送速度を高速化するように作用
する。尚、自然数ｎは、上記専用ライトバス等における
ｎの値と同じ値である。
【０００９】
【実施例】本発明のＣＰＵ内汎用レジスタ回路装置の一
実施例について図を参照し以下に説明する。図１及び図
２に示すように本実施例におけるＣＰＵ内汎用レジスタ
回路装置は、汎用レジスタセット１５０と、出力レジス
タセット１６０と、バス選択部１７０とを備えている。
尚、図１及び図２は本来一図にて示されるものである
が、紙面の都合上二図に分割したもので図１及び図２に
示す※Ａないし※Ｄにてそれぞれ接続され一図をなす。
又、バス選択部１７０を設けるか否かは任意である。汎
用レジスタセット１５０は、本実施例では４つのレジス
タセット１１０，１２０，１３０，１４０から構成さ
れ、各レジスタセット１１０等はそれぞれが１ビットの
データを格納する４つの単位レジスタ１１１ないし１１
４から構成される。もちろん、レジスタセットの数、一
つのレジスタセットを構成する単位レジスタの数は上述
したものに限られるものではない。
実施例について図を参照し以下に説明する。図１及び図
２に示すように本実施例におけるＣＰＵ内汎用レジスタ
回路装置は、汎用レジスタセット１５０と、出力レジス
タセット１６０と、バス選択部１７０とを備えている。
尚、図１及び図２は本来一図にて示されるものである
が、紙面の都合上二図に分割したもので図１及び図２に
示す※Ａないし※Ｄにてそれぞれ接続され一図をなす。
又、バス選択部１７０を設けるか否かは任意である。汎
用レジスタセット１５０は、本実施例では４つのレジス
タセット１１０，１２０，１３０，１４０から構成さ
れ、各レジスタセット１１０等はそれぞれが１ビットの
データを格納する４つの単位レジスタ１１１ないし１１
４から構成される。もちろん、レジスタセットの数、一
つのレジスタセットを構成する単位レジスタの数は上述
したものに限られるものではない。
【００１０】各レジスタセット１１０等を構成する各単
位レジスタ１１１等には、データバス１８０ａないし１
８０ｄ（総称してデータバス１８０と記す場合もある）
からデータが供給されるデータ入力端子Ｄと、各レジス
タセット１１０等毎に上記データをラッチするか否かを
制御する入力用レジスタ制御信号ＲｘＬＴ_Ｐ、ＲｘＬ
Ｔ_Ｎ（ｘは各レジスタセットの番号：図１及び図２で
は０ないし３が相当する）が供給される入力用レジスタ
制御信号入力端子ＣＫ_Ｐ，ＣＫ_Ｎと、各レジスタセッ
ト１１０等毎にラッチしたデータを出力するか否かを制
御する出力用レジスタ制御信号ＲｘＢ、ＲｘＣ（ｘは各
レジスタセットの番号：図１及び図２では０ないし３が
相当する）が供給される出力用レジスタ制御信号入力端
子ＲＢ，ＲＣと、ラッチしたデータを送出するデータ出
力端子ＢＸ，ＢＹ，ＣＸ，ＣＹとの各端子が設けられ
る。尚、本実施例では、後述するように出力レジスタセ
ット１６０を構成する単位出力レジスタ１６１ないし１
６４の内、一つの単位出力レジスタからデータが送出さ
れる、ＣＰＵ内の内部ライトバスの本数ｎ（ｎは自然
数）に対し、２倍の数の上記データ出力端子ＢＸ等が各
単位レジスタ１１１等に設けられる。即ち、本実施例に
おいて一つの単位出力レジスタ１６１に対してＣＰＵ内
の内部ライトバスは２本であるので、各単位レジスタ１
１１等には、４本のデータ出力端子ＢＸ等が設けられて
いる。よって上記内部ライトバスの本数に応じて上記単
位レジスタ１１１等における上記データ出力端子ＢＸ等
の数は変化する。
位レジスタ１１１等には、データバス１８０ａないし１
８０ｄ（総称してデータバス１８０と記す場合もある）
からデータが供給されるデータ入力端子Ｄと、各レジス
タセット１１０等毎に上記データをラッチするか否かを
制御する入力用レジスタ制御信号ＲｘＬＴ_Ｐ、ＲｘＬ
Ｔ_Ｎ（ｘは各レジスタセットの番号：図１及び図２で
は０ないし３が相当する）が供給される入力用レジスタ
制御信号入力端子ＣＫ_Ｐ，ＣＫ_Ｎと、各レジスタセッ
ト１１０等毎にラッチしたデータを出力するか否かを制
御する出力用レジスタ制御信号ＲｘＢ、ＲｘＣ（ｘは各
レジスタセットの番号：図１及び図２では０ないし３が
相当する）が供給される出力用レジスタ制御信号入力端
子ＲＢ，ＲＣと、ラッチしたデータを送出するデータ出
力端子ＢＸ，ＢＹ，ＣＸ，ＣＹとの各端子が設けられ
る。尚、本実施例では、後述するように出力レジスタセ
ット１６０を構成する単位出力レジスタ１６１ないし１
６４の内、一つの単位出力レジスタからデータが送出さ
れる、ＣＰＵ内の内部ライトバスの本数ｎ（ｎは自然
数）に対し、２倍の数の上記データ出力端子ＢＸ等が各
単位レジスタ１１１等に設けられる。即ち、本実施例に
おいて一つの単位出力レジスタ１６１に対してＣＰＵ内
の内部ライトバスは２本であるので、各単位レジスタ１
１１等には、４本のデータ出力端子ＢＸ等が設けられて
いる。よって上記内部ライトバスの本数に応じて上記単
位レジスタ１１１等における上記データ出力端子ＢＸ等
の数は変化する。
【００１１】又、単位レジスタ１１１等のそれぞれは、
上記入力用レジスタ制御信号ＲｘＬＴ_Ｐ、ＲｘＬＴ_Ｎ
が伝搬される入力用レジスタ制御信号線１１５及び上記
出力用レジスタ制御信号ＲｘＢ，ＲｘＣが伝搬される出
力用レジスタ制御信号線１１６に対して並列接続され
る。又、レジスタセット１１０に備わる単位レジスタ１
１１、レジスタセット１２０に備わる単位レジスタ１１
１、レジスタセット１３０に備わる単位レジスタ１１
１、レジスタセット１４０に備わる単位レジスタ１１１
におけるそれぞれのデータ出力端子ＢＸは専用ライトバ
ス１８１ＢＸに接続され、各レジスタセットに備わる単
位レジスタ１１１におけるデータ出力端子ＢＹは専用ラ
イトバス１８１ＢＹに接続され、各レジスタセットに備
わる単位レジスタ１１１におけるデータ出力端子ＣＸは
専用ライトバス１８１ＣＸに接続され、各レジスタセッ
トに備わる単位レジスタ１１１におけるデータ出力端子
ＣＹは専用ライトバス１８１ＣＹに接続される。尚、そ
の他の各レジスタセット１１０等に備わる単位レジスタ
１１２等についても上記の場合と同様に図示するよう
に、各データ出力端子ＢＸ，ＢＹ，ＣＸ，ＣＹは、専用
ライトバス１８２ＢＸ等にそれぞれ接続される。
上記入力用レジスタ制御信号ＲｘＬＴ_Ｐ、ＲｘＬＴ_Ｎ
が伝搬される入力用レジスタ制御信号線１１５及び上記
出力用レジスタ制御信号ＲｘＢ，ＲｘＣが伝搬される出
力用レジスタ制御信号線１１６に対して並列接続され
る。又、レジスタセット１１０に備わる単位レジスタ１
１１、レジスタセット１２０に備わる単位レジスタ１１
１、レジスタセット１３０に備わる単位レジスタ１１
１、レジスタセット１４０に備わる単位レジスタ１１１
におけるそれぞれのデータ出力端子ＢＸは専用ライトバ
ス１８１ＢＸに接続され、各レジスタセットに備わる単
位レジスタ１１１におけるデータ出力端子ＢＹは専用ラ
イトバス１８１ＢＹに接続され、各レジスタセットに備
わる単位レジスタ１１１におけるデータ出力端子ＣＸは
専用ライトバス１８１ＣＸに接続され、各レジスタセッ
トに備わる単位レジスタ１１１におけるデータ出力端子
ＣＹは専用ライトバス１８１ＣＹに接続される。尚、そ
の他の各レジスタセット１１０等に備わる単位レジスタ
１１２等についても上記の場合と同様に図示するよう
に、各データ出力端子ＢＸ，ＢＹ，ＣＸ，ＣＹは、専用
ライトバス１８２ＢＸ等にそれぞれ接続される。
【００１２】さらに単位レジスタ１１１等の具体的な回
路構成を図３を参照し説明する。尚、図３に示す各端子
には図１及び図２に示され対応する各端子に付された端
子名と同一の端子名を付している。各単位レジスタ１１
１等は、データをラッチするラッチ部２１０と出力用レ
ジスタ制御信号ＲｘＢ，ＲｘＣに基づき上記ラッチ部２
１０にラッチされたデータの出力制御を行う出力部２２
０とから構成される。ラッチ部２１０は、図示するよう
に一般的に使用されるラッチ回路の構成であり、入力用
レジスタ制御信号ＲｘＬＴ_Ｐ、ＲｘＬＴ_Ｎによってス
イッチング動作が行われるトランスミッションゲート２
１１，２１２、及びインバータ２１３，２１４を有す
る。一方、出力部２２０は以下のように構成される。例
えばデータ出力端子ＢＸについて、データ出力端子ＢＸ
とグランドとの間には、Ｎチャネル型トランジスタ２２
１，２２２が直列接続される。その他のデータ出力端子
ＢＹ，ＣＸ，ＣＹについても同様に、Ｎチャネル型トラ
ンジスタ２２３，２２４、２２５，２２６、２２７，２
２８がそれぞれ直列接続される。又、Ｎチャネル型トラ
ンジスタ２２１，２２３のゲートには出力用レジスタ制
御信号ＲｘＢが伝搬する出力用レジスタ制御信号線が接
続され、Ｎチャネル型トランジスタ２２５，２２７のゲ
ートには出力用レジスタ制御信号ＲｘＣが伝搬する出力
用レジスタ制御信号線が接続される。さらに、Ｎチャネ
ル型トランジスタ２２２，２２６のゲートにはインバー
タ２１４の出力側が接続され、Ｎチャネル型トランジス
タ２２４，２２８のゲートにはインバータ２１３の出力
側が接続される。尚、Ｎチャネル型トランジスタとして
は、電界効果形のものであり、ＭＯＳ構造のものが好ま
しい。
路構成を図３を参照し説明する。尚、図３に示す各端子
には図１及び図２に示され対応する各端子に付された端
子名と同一の端子名を付している。各単位レジスタ１１
１等は、データをラッチするラッチ部２１０と出力用レ
ジスタ制御信号ＲｘＢ，ＲｘＣに基づき上記ラッチ部２
１０にラッチされたデータの出力制御を行う出力部２２
０とから構成される。ラッチ部２１０は、図示するよう
に一般的に使用されるラッチ回路の構成であり、入力用
レジスタ制御信号ＲｘＬＴ_Ｐ、ＲｘＬＴ_Ｎによってス
イッチング動作が行われるトランスミッションゲート２
１１，２１２、及びインバータ２１３，２１４を有す
る。一方、出力部２２０は以下のように構成される。例
えばデータ出力端子ＢＸについて、データ出力端子ＢＸ
とグランドとの間には、Ｎチャネル型トランジスタ２２
１，２２２が直列接続される。その他のデータ出力端子
ＢＹ，ＣＸ，ＣＹについても同様に、Ｎチャネル型トラ
ンジスタ２２３，２２４、２２５，２２６、２２７，２
２８がそれぞれ直列接続される。又、Ｎチャネル型トラ
ンジスタ２２１，２２３のゲートには出力用レジスタ制
御信号ＲｘＢが伝搬する出力用レジスタ制御信号線が接
続され、Ｎチャネル型トランジスタ２２５，２２７のゲ
ートには出力用レジスタ制御信号ＲｘＣが伝搬する出力
用レジスタ制御信号線が接続される。さらに、Ｎチャネ
ル型トランジスタ２２２，２２６のゲートにはインバー
タ２１４の出力側が接続され、Ｎチャネル型トランジス
タ２２４，２２８のゲートにはインバータ２１３の出力
側が接続される。尚、Ｎチャネル型トランジスタとして
は、電界効果形のものであり、ＭＯＳ構造のものが好ま
しい。
【００１３】次に、出力レジスタセット１６０は、上記
レジスタセット１１０等を構成する単位レジスタ１１１
等の数に対応し、本実施例では４つの単位出力レジスタ
１６１ないし１６４から構成される。上記各単位出力レ
ジスタ１６１等には、データを出力するか否かを制御す
る出力制御信号ＲＢＯＵＴ，ＲＣＯＵＴが伝搬する出力
制御信号線１１７に接続され上記出力制御信号ＲＢＯＵ
Ｔ，ＲＣＯＵＴが供給される出力制御信号入力端子Ｒ
Ｂ，ＲＣと、上記専用ライトバス１８１ＢＸ，１８１Ｂ
Ｙ等に接続され該専用ライトバスを介して伝搬する、上
記単位レジスタ１１１等の出力データが供給されるデー
タ入力端子ＢＸＩ，ＢＹＩ，ＣＸＩ，ＣＹＩと、上記内
部ライトバスに接続されデータを送出するデータ出力端
子ＢＯＵＴ，ＣＯＵＴとが設けられる。尚、データ入力
端子ＢＸＩ等と専用ライトバス１８１ＢＸ等との詳しい
接続関係は以下のようになる。例えば単位出力レジスタ
１６１について説明すると、データ入力端子ＢＸＩは専
用ライトバス１８１ＢＸに接続され、データ入力端子Ｂ
ＹＩは専用ライトバス１８１ＢＹに接続され、データ入
力端子ＣＸＩは専用ライトバス１８１ＣＸに接続され、
データ入力端子ＣＹＩは専用ライトバス１８１ＣＹに接
続される。又、単位出力レジスタ１６２について説明す
ると、データ入力端子ＢＸＩは専用ライトバス１８２Ｂ
Ｘに接続され、データ入力端子ＢＹＩは専用ライトバス
１８２ＢＹに接続され、データ入力端子ＣＸＩは専用ラ
イトバス１８２ＣＸに接続され、データ入力端子ＣＹＩ
は専用ライトバス１８２ＣＹに接続される。その他の単
位出力レジスタ１６３，１６４についてもこれらと同様
に接続される。
レジスタセット１１０等を構成する単位レジスタ１１１
等の数に対応し、本実施例では４つの単位出力レジスタ
１６１ないし１６４から構成される。上記各単位出力レ
ジスタ１６１等には、データを出力するか否かを制御す
る出力制御信号ＲＢＯＵＴ，ＲＣＯＵＴが伝搬する出力
制御信号線１１７に接続され上記出力制御信号ＲＢＯＵ
Ｔ，ＲＣＯＵＴが供給される出力制御信号入力端子Ｒ
Ｂ，ＲＣと、上記専用ライトバス１８１ＢＸ，１８１Ｂ
Ｙ等に接続され該専用ライトバスを介して伝搬する、上
記単位レジスタ１１１等の出力データが供給されるデー
タ入力端子ＢＸＩ，ＢＹＩ，ＣＸＩ，ＣＹＩと、上記内
部ライトバスに接続されデータを送出するデータ出力端
子ＢＯＵＴ，ＣＯＵＴとが設けられる。尚、データ入力
端子ＢＸＩ等と専用ライトバス１８１ＢＸ等との詳しい
接続関係は以下のようになる。例えば単位出力レジスタ
１６１について説明すると、データ入力端子ＢＸＩは専
用ライトバス１８１ＢＸに接続され、データ入力端子Ｂ
ＹＩは専用ライトバス１８１ＢＹに接続され、データ入
力端子ＣＸＩは専用ライトバス１８１ＣＸに接続され、
データ入力端子ＣＹＩは専用ライトバス１８１ＣＹに接
続される。又、単位出力レジスタ１６２について説明す
ると、データ入力端子ＢＸＩは専用ライトバス１８２Ｂ
Ｘに接続され、データ入力端子ＢＹＩは専用ライトバス
１８２ＢＹに接続され、データ入力端子ＣＸＩは専用ラ
イトバス１８２ＣＸに接続され、データ入力端子ＣＹＩ
は専用ライトバス１８２ＣＹに接続される。その他の単
位出力レジスタ１６３，１６４についてもこれらと同様
に接続される。
【００１４】さらに、単位出力レジスタ１６１等の具体
的な回路構成を図４を参照し以下に説明する。単位出力
レジスタ１６１等は、Ｐチャネル型トランジスタ及びイ
ンバータを有する入力部２３０と、トランスミッション
ゲート２４０ａ，２４０ｂとを有する。尚、Ｐチャネル
型トランジスタとしては、電界効果形のものであり、Ｍ
ＯＳ構造のものが好ましい。入力部２３０は以下に示す
構成をなす。例えばデータ入力端子ＢＸＩ，ＢＹＩにつ
いて説明すると、データ入力端子ＢＸＩはソース側が電
源に接続されるＰチャネル型トランジスタ２３１のドレ
イン側及びソースが電源に説明されているＰチャネル型
トランジスタ２３２のゲートに接続され、データ入力端
子ＢＹＩは上記Ｐチャネル型トランジスタ２３２のドレ
イン側及び上記Ｐチャネル型トランジスタ２３１のゲー
トに接続される。データ入力端子ＣＸＩ，ＣＹＩについ
ても上述したデータ入力端子ＢＸＩ，ＢＹＩの場合と同
様にＰチャネル型トランジスタ２３３，２３４等が同様
に接続される。Ｐチャネル型トランジスタ２３１のドレ
イン側はインバータ２３５を介してトランスミッション
ゲート２４０ａの入力側に接続され、Ｐチャネル型トラ
ンジスタ２３３のドレイン側はインバータ２３６を介し
てトランスミッションゲート２４０ｂの入力側に接続さ
れる。トランスミッションゲート２４０ａ，２４０ｂ
は、トランスミッションゲートの一般的な回路構成であ
るので具体的な回路構成の説明は省略するが、トランス
ミッションゲート２４０ａは出力制御信号ＲＢＯＵＴに
基づきデータ出力端子ＢＯＵＴへ所定データを送出し、
トランスミッションゲート２４０ｂは出力制御信号ＲＣ
ＯＵＴに基づきデータ出力端子ＣＯＵＴへ所定データを
送出する。
的な回路構成を図４を参照し以下に説明する。単位出力
レジスタ１６１等は、Ｐチャネル型トランジスタ及びイ
ンバータを有する入力部２３０と、トランスミッション
ゲート２４０ａ，２４０ｂとを有する。尚、Ｐチャネル
型トランジスタとしては、電界効果形のものであり、Ｍ
ＯＳ構造のものが好ましい。入力部２３０は以下に示す
構成をなす。例えばデータ入力端子ＢＸＩ，ＢＹＩにつ
いて説明すると、データ入力端子ＢＸＩはソース側が電
源に接続されるＰチャネル型トランジスタ２３１のドレ
イン側及びソースが電源に説明されているＰチャネル型
トランジスタ２３２のゲートに接続され、データ入力端
子ＢＹＩは上記Ｐチャネル型トランジスタ２３２のドレ
イン側及び上記Ｐチャネル型トランジスタ２３１のゲー
トに接続される。データ入力端子ＣＸＩ，ＣＹＩについ
ても上述したデータ入力端子ＢＸＩ，ＢＹＩの場合と同
様にＰチャネル型トランジスタ２３３，２３４等が同様
に接続される。Ｐチャネル型トランジスタ２３１のドレ
イン側はインバータ２３５を介してトランスミッション
ゲート２４０ａの入力側に接続され、Ｐチャネル型トラ
ンジスタ２３３のドレイン側はインバータ２３６を介し
てトランスミッションゲート２４０ｂの入力側に接続さ
れる。トランスミッションゲート２４０ａ，２４０ｂ
は、トランスミッションゲートの一般的な回路構成であ
るので具体的な回路構成の説明は省略するが、トランス
ミッションゲート２４０ａは出力制御信号ＲＢＯＵＴに
基づきデータ出力端子ＢＯＵＴへ所定データを送出し、
トランスミッションゲート２４０ｂは出力制御信号ＲＣ
ＯＵＴに基づきデータ出力端子ＣＯＵＴへ所定データを
送出する。
【００１５】次に、バス選択部１７０は、上記レジスタ
セット１１０等を構成する単位レジスタ１１１等の数に
対応し、本実施例では４つの単位バス選択部１７１ない
し１７４から構成される。上記各単位バス選択部１７１
等には、専用ライトバス１８１ＢＸ，１８１ＢＹ等に接
続されデータを上記専用ライトバス１８１ＢＸ等へ送出
するデータ出力端子ＢＸ，ＢＹ，ＣＸ，ＣＹと、上記汎
用レジスタセット１５０の各単位レジスタ１１１等から
専用ライトバス１８１ＢＸ等へ格納データを送出せず、
上記単位バス選択部１７１等から専用ライトバス１８１
ＢＸ等へデータを送出する場合の制御信号であるバス選
択部制御信号ＡＴＯＢ、ＡＴＯＣが伝搬するバス選択部
制制御信号線１１８に接続され上記バス選択部制御信号
ＡＴＯＢ、ＡＴＯＣが供給されるバス選択部制御信号入
力端子ＡＴＢ，ＡＴＣと、データバス１８０ａ等からデ
ータが供給されるデータ入力端子Ｄとが設けられる。
セット１１０等を構成する単位レジスタ１１１等の数に
対応し、本実施例では４つの単位バス選択部１７１ない
し１７４から構成される。上記各単位バス選択部１７１
等には、専用ライトバス１８１ＢＸ，１８１ＢＹ等に接
続されデータを上記専用ライトバス１８１ＢＸ等へ送出
するデータ出力端子ＢＸ，ＢＹ，ＣＸ，ＣＹと、上記汎
用レジスタセット１５０の各単位レジスタ１１１等から
専用ライトバス１８１ＢＸ等へ格納データを送出せず、
上記単位バス選択部１７１等から専用ライトバス１８１
ＢＸ等へデータを送出する場合の制御信号であるバス選
択部制御信号ＡＴＯＢ、ＡＴＯＣが伝搬するバス選択部
制制御信号線１１８に接続され上記バス選択部制御信号
ＡＴＯＢ、ＡＴＯＣが供給されるバス選択部制御信号入
力端子ＡＴＢ，ＡＴＣと、データバス１８０ａ等からデ
ータが供給されるデータ入力端子Ｄとが設けられる。
【００１６】尚、データ出力端子ＢＸ等と専用ライトバ
ス１８１ＢＸ等との詳しい接続関係は以下のようにな
る。例えば単位バス選択部１７１について説明すると、
データ出力端子ＢＸは専用ライトバス１８１ＢＸに接続
され、データ出力端子ＢＹは専用ライトバス１８１ＢＹ
に接続され、データ出力端子ＣＸは専用ライトバス１８
１ＣＸに接続され、データ入力端子ＣＹは専用ライトバ
ス１８１ＣＹに接続される。又、単位バス選択部１７２
について説明すると、データ出力端子ＢＸは専用ライト
バス１８２ＢＸに接続され、データ出力端子ＢＹは専用
ライトバス１８２ＢＹに接続され、データ出力端子ＣＸ
は専用ライトバス１８２ＣＸに接続され、データ出力端
子ＣＹは専用ライトバス１８２ＣＹに接続される。その
他の単位バス選択部１７３，１７４についてもこれらと
同様に接続される。
ス１８１ＢＸ等との詳しい接続関係は以下のようにな
る。例えば単位バス選択部１７１について説明すると、
データ出力端子ＢＸは専用ライトバス１８１ＢＸに接続
され、データ出力端子ＢＹは専用ライトバス１８１ＢＹ
に接続され、データ出力端子ＣＸは専用ライトバス１８
１ＣＸに接続され、データ入力端子ＣＹは専用ライトバ
ス１８１ＣＹに接続される。又、単位バス選択部１７２
について説明すると、データ出力端子ＢＸは専用ライト
バス１８２ＢＸに接続され、データ出力端子ＢＹは専用
ライトバス１８２ＢＹに接続され、データ出力端子ＣＸ
は専用ライトバス１８２ＣＸに接続され、データ出力端
子ＣＹは専用ライトバス１８２ＣＹに接続される。その
他の単位バス選択部１７３，１７４についてもこれらと
同様に接続される。
【００１７】さらに、単位バス選択部１７１等の具体的
な回路構成を図５を参照し以下に説明する。例えばデー
タ出力端子ＢＸについて、データ出力端子ＢＸとグラン
ドとの間には、Ｎチャネル型トランジスタ２５２，２５
３が直列接続される。その他のデータ出力端子ＢＹ，Ｃ
Ｘ，ＣＹについても同様に、Ｎチャネル型トランジスタ
２５４，２５５、２５６，２５７、２５８，２５９がそ
れぞれ直列接続される。このように配置されるＮチャネ
ル型トランジスタ２５３，２５７のゲートにはデータ入
力端子Ｄが接続され、Ｎチャネル型トランジスタ２５
５，２５９のゲートにはデータ入力端子Ｄがインバータ
２５１を介して接続される。さらに、Ｎチャネル型トラ
ンジスタ２５２，２５４のゲートにはバス選択部制御信
号ＡＴＯＢが供給されるバス選択部制御信号入力端子Ａ
ＴＢが接続され、Ｎチャネル型トランジスタ２５６，２
５８のゲートにはバス選択部制御信号ＡＴＯＣが供給さ
れるバス選択部制御信号入力端子ＡＴＣが接続される。
な回路構成を図５を参照し以下に説明する。例えばデー
タ出力端子ＢＸについて、データ出力端子ＢＸとグラン
ドとの間には、Ｎチャネル型トランジスタ２５２，２５
３が直列接続される。その他のデータ出力端子ＢＹ，Ｃ
Ｘ，ＣＹについても同様に、Ｎチャネル型トランジスタ
２５４，２５５、２５６，２５７、２５８，２５９がそ
れぞれ直列接続される。このように配置されるＮチャネ
ル型トランジスタ２５３，２５７のゲートにはデータ入
力端子Ｄが接続され、Ｎチャネル型トランジスタ２５
５，２５９のゲートにはデータ入力端子Ｄがインバータ
２５１を介して接続される。さらに、Ｎチャネル型トラ
ンジスタ２５２，２５４のゲートにはバス選択部制御信
号ＡＴＯＢが供給されるバス選択部制御信号入力端子Ａ
ＴＢが接続され、Ｎチャネル型トランジスタ２５６，２
５８のゲートにはバス選択部制御信号ＡＴＯＣが供給さ
れるバス選択部制御信号入力端子ＡＴＣが接続される。
【００１８】このように構成されるＣＰＵ内汎用レジス
タ回路装置の動作について以下に説明する。最初に各レ
ジスタセット１１０等へデータを格納する場合をレジス
タセット１１０を例に説明する。入力用レジスタ制御信
号Ｒ０ＬＴ_ＰをＨレベルに設定し、入力用レジスタ制
御信号Ｒ０ＬＴ_ＮをＬレベルに設定する。これにより
図３に示すトランスミッションゲート２１１がオン状態
となり、データバス１８０に接続されているデータ入力
端子Ｄを介してデータがレジスタセット１１０の各単位
レジスタ１１１等にロードされる。そして、入力用レジ
スタ制御信号Ｒ０ＬＴ_ＰをＬレベルに設定し、入力用
レジスタ制御信号Ｒ０ＬＴ_ＮをＨレベルに設定するこ
とでレジスタセット１１０の各単位レジスタ１１１等に
データバス１８０を伝搬するデータを保持する。
タ回路装置の動作について以下に説明する。最初に各レ
ジスタセット１１０等へデータを格納する場合をレジス
タセット１１０を例に説明する。入力用レジスタ制御信
号Ｒ０ＬＴ_ＰをＨレベルに設定し、入力用レジスタ制
御信号Ｒ０ＬＴ_ＮをＬレベルに設定する。これにより
図３に示すトランスミッションゲート２１１がオン状態
となり、データバス１８０に接続されているデータ入力
端子Ｄを介してデータがレジスタセット１１０の各単位
レジスタ１１１等にロードされる。そして、入力用レジ
スタ制御信号Ｒ０ＬＴ_ＰをＬレベルに設定し、入力用
レジスタ制御信号Ｒ０ＬＴ_ＮをＨレベルに設定するこ
とでレジスタセット１１０の各単位レジスタ１１１等に
データバス１８０を伝搬するデータを保持する。
【００１９】次に、各レジスタセット１１０等から専用
ライトバス１８１ＢＸ，１８１ＢＹ、１８２ＢＸ，１８
２ＢＹ、１８３ＢＸ，１８３ＢＹ、１８４ＢＸ，１８４
ＢＹ（以下、これらの専用ライトバスを総称してＢ専用
ライトバスと称する場合もある）、又は専用ライトバス
１８１ＣＸ，１８１ＣＹ、１８２ＣＸ，１８２ＣＹ、１
８３ＣＸ，１８３ＣＹ、１８４ＣＸ，１８４ＣＹ（以
下、これらの専用ライトバスを総称してＣ専用ライトバ
スと称する場合もある）へ格納データを送出する場合を
レジスタセット１３０を例に説明する。尚、この格納デ
ータを送出する場合においては以下の２種類の制御動作
となる。
ライトバス１８１ＢＸ，１８１ＢＹ、１８２ＢＸ，１８
２ＢＹ、１８３ＢＸ，１８３ＢＹ、１８４ＢＸ，１８４
ＢＹ（以下、これらの専用ライトバスを総称してＢ専用
ライトバスと称する場合もある）、又は専用ライトバス
１８１ＣＸ，１８１ＣＹ、１８２ＣＸ，１８２ＣＹ、１
８３ＣＸ，１８３ＣＹ、１８４ＣＸ，１８４ＣＹ（以
下、これらの専用ライトバスを総称してＣ専用ライトバ
スと称する場合もある）へ格納データを送出する場合を
レジスタセット１３０を例に説明する。尚、この格納デ
ータを送出する場合においては以下の２種類の制御動作
となる。
【００２０】まず、同一レジスタセットへのデータ格納
と、格納データの送出とが同時に発生しない場合につい
て説明する。バス選択部制御信号ＡＴＯＢ，ＡＴＯＣ
は、それぞれともにＬレベルに設定される。又、レジス
タセット１１０等に供給される出力用レジスタ制御信号
Ｒ０Ｂ，Ｒ１Ｂ，Ｒ２Ｂ，Ｒ３Ｂの内の一つ、又は出力
用レジスタ制御信号Ｒ０Ｃ，Ｒ１Ｃ，Ｒ２Ｃ，Ｒ３Ｃの
内の一つをＨレベルに設定する。さらに、出力レジスタ
セット１６０に供給される出力制御信号ＲＢＯＵＴ，Ｒ
ＣＯＵＴをＨレベルに設定する。
と、格納データの送出とが同時に発生しない場合につい
て説明する。バス選択部制御信号ＡＴＯＢ，ＡＴＯＣ
は、それぞれともにＬレベルに設定される。又、レジス
タセット１１０等に供給される出力用レジスタ制御信号
Ｒ０Ｂ，Ｒ１Ｂ，Ｒ２Ｂ，Ｒ３Ｂの内の一つ、又は出力
用レジスタ制御信号Ｒ０Ｃ，Ｒ１Ｃ，Ｒ２Ｃ，Ｒ３Ｃの
内の一つをＨレベルに設定する。さらに、出力レジスタ
セット１６０に供給される出力制御信号ＲＢＯＵＴ，Ｒ
ＣＯＵＴをＨレベルに設定する。
【００２１】レジスタセット１３０を例にとり、具体的
に格納データの送出動作を説明する。バス選択部制御信
号ＡＴＯＣをＬレベルに設定する。こうすることで、図
５からも分かるように、バス選択部１７０の各単位バス
選択部１７１等におけるＮチャネル型トランジスタ２５
６，２５８はオフ状態となる。即ち、Ｃ専用ライトバス
がハイインピーダンス状態となり、バス選択部１７０の
各単位バス選択部１７１等からＣ専用ライトバスにはデ
ータが送出されることはない。出力レジスタセット１６
０に供給される出力制御信号ＲＣＯＵＴをＨレベルに設
定する。さらに、レジスタセット１３０を選択するた
め、出力用レジスタ制御信号Ｒ０Ｃ，Ｒ１ＣをＬレベル
に設定し、出力用レジスタ制御信号Ｒ２ＣをＨレベルに
設定する。このように各制御信号の信号レベルを設定す
ることで、レジスタセット１３０からＣ専用ライトバス
へ格納データが送出され、この送出データは出力レジス
タセット１６０における各単位出力レジスタ１６１等の
データ入力端子ＣＸＩ，ＣＹＩに供給され、各単位出力
レジスタ１６１等のデータ出力端子ＣＯＵＴから送出さ
れる。
に格納データの送出動作を説明する。バス選択部制御信
号ＡＴＯＣをＬレベルに設定する。こうすることで、図
５からも分かるように、バス選択部１７０の各単位バス
選択部１７１等におけるＮチャネル型トランジスタ２５
６，２５８はオフ状態となる。即ち、Ｃ専用ライトバス
がハイインピーダンス状態となり、バス選択部１７０の
各単位バス選択部１７１等からＣ専用ライトバスにはデ
ータが送出されることはない。出力レジスタセット１６
０に供給される出力制御信号ＲＣＯＵＴをＨレベルに設
定する。さらに、レジスタセット１３０を選択するた
め、出力用レジスタ制御信号Ｒ０Ｃ，Ｒ１ＣをＬレベル
に設定し、出力用レジスタ制御信号Ｒ２ＣをＨレベルに
設定する。このように各制御信号の信号レベルを設定す
ることで、レジスタセット１３０からＣ専用ライトバス
へ格納データが送出され、この送出データは出力レジス
タセット１６０における各単位出力レジスタ１６１等の
データ入力端子ＣＸＩ，ＣＹＩに供給され、各単位出力
レジスタ１６１等のデータ出力端子ＣＯＵＴから送出さ
れる。
【００２２】次に、同一レジスタセットへのデータ格納
と、格納データの送出とが同時に発生する場合について
説明する。バス選択部制御信号ＡＴＯＢ，ＡＴＯＣのい
ずれかをＨレベルに設定する。又、レジスタセット１１
０等に供給される出力用レジスタ制御信号Ｒ０Ｂ，Ｒ１
Ｂ，Ｒ２Ｂ，Ｒ３Ｂ，Ｒ０Ｃ，Ｒ１Ｃ，Ｒ２Ｃ，Ｒ３Ｃ
のすべてをＬレベルに設定する。さらに、出力レジスタ
セット１６０に供給される出力制御信号ＲＢＯＵＴ，Ｒ
ＣＯＵＴのいずれかをＨレベルに設定する。
と、格納データの送出とが同時に発生する場合について
説明する。バス選択部制御信号ＡＴＯＢ，ＡＴＯＣのい
ずれかをＨレベルに設定する。又、レジスタセット１１
０等に供給される出力用レジスタ制御信号Ｒ０Ｂ，Ｒ１
Ｂ，Ｒ２Ｂ，Ｒ３Ｂ，Ｒ０Ｃ，Ｒ１Ｃ，Ｒ２Ｃ，Ｒ３Ｃ
のすべてをＬレベルに設定する。さらに、出力レジスタ
セット１６０に供給される出力制御信号ＲＢＯＵＴ，Ｒ
ＣＯＵＴのいずれかをＨレベルに設定する。
【００２３】レジスタセット１３０を例にとり、データ
の格納及び格納データの送出動作を具体的に説明する。
バス選択部制御信号ＡＴＯＢをＨレベルに設定する。こ
うすることで、図５からも分かるように、バス選択部１
７０の各単位バス選択部１７１等におけるＮチャネル型
トランジスタ２５２，２５４はオン状態となる。よっ
て、データバス１８０を伝搬しバス選択部１７０の各単
位バス選択部１７１等に供給されたデータがＢ専用ライ
トバスに送出されることになる。
の格納及び格納データの送出動作を具体的に説明する。
バス選択部制御信号ＡＴＯＢをＨレベルに設定する。こ
うすることで、図５からも分かるように、バス選択部１
７０の各単位バス選択部１７１等におけるＮチャネル型
トランジスタ２５２，２５４はオン状態となる。よっ
て、データバス１８０を伝搬しバス選択部１７０の各単
位バス選択部１７１等に供給されたデータがＢ専用ライ
トバスに送出されることになる。
【００２４】さらに出力レジスタセット１６０に供給さ
れる出力制御信号ＲＣＯＵＴをＨレベルに設定する。さ
らに出力用レジスタ制御信号Ｒ０Ｃ，Ｒ１Ｃ，Ｒ２Ｃ，
Ｒ３ＣをすべてＬレベルに設定する。このように各制御
信号の信号レベルを設定することで、いずれのレジスタ
セットからも格納データは送出されず、その代わりにバ
ス選択部１７０からデータが送出されることになる。一
方、このときレジスタセット１３０には、上述したデー
タ格納時の動作に従い、データバス１８０を介してデー
タを格納することができる。
れる出力制御信号ＲＣＯＵＴをＨレベルに設定する。さ
らに出力用レジスタ制御信号Ｒ０Ｃ，Ｒ１Ｃ，Ｒ２Ｃ，
Ｒ３ＣをすべてＬレベルに設定する。このように各制御
信号の信号レベルを設定することで、いずれのレジスタ
セットからも格納データは送出されず、その代わりにバ
ス選択部１７０からデータが送出されることになる。一
方、このときレジスタセット１３０には、上述したデー
タ格納時の動作に従い、データバス１８０を介してデー
タを格納することができる。
【００２５】尚、レジスタセット１３０を例にとり、デ
ータの格納及び格納データの送出動作が同時に発生する
場合において、データの送出動作におけるデータ伝送の
遅延状態を図６に示す。尚、図６において、図３から図
５に示す各種制御信号に対応する制御信号は同じ名称に
て該当する箇所に記載している。このように同一サイク
ルにおいてデータの格納及び格納データの送出動作が同
時に発生する場合、レジスタセット部分におけるデータ
の伝搬を使用せず、バス選択部１７０を介してデータの
伝送を行うため、レジスタセット部分を介してデータ伝
送する場合に比べデータ伝送速度を高速化することがで
きる。
ータの格納及び格納データの送出動作が同時に発生する
場合において、データの送出動作におけるデータ伝送の
遅延状態を図６に示す。尚、図６において、図３から図
５に示す各種制御信号に対応する制御信号は同じ名称に
て該当する箇所に記載している。このように同一サイク
ルにおいてデータの格納及び格納データの送出動作が同
時に発生する場合、レジスタセット部分におけるデータ
の伝搬を使用せず、バス選択部１７０を介してデータの
伝送を行うため、レジスタセット部分を介してデータ伝
送する場合に比べデータ伝送速度を高速化することがで
きる。
【００２６】以上説明したように本実施例におけるＣＰ
Ｕ内汎用レジスタ回路装置によれば以下の効果を奏す
る。レジスタセット１１０等の構成について図３に示す
ように、出力部２２０の回路構成について例えばＮチャ
ネル型トランジスタを直列接続したことで回路規模を縮
小することができる。即ち、レジスタセット１１０等の
単位レジスタ１１１等を構成するトランジスタ数は、１
６個である。一方、従来のレジスタセットの出力部にお
ける回路構成で構成トランジスタ数が比較的少ない図９
に示すタイプの場合もトランジスタ数は１６個であり、
トランジスタ数の面では本実施例と図９に示すタイプの
従来例とは差異がない。しかし、従来の図９に示すタイ
プの場合、出力部の回路構成は、インバータ、トランス
ミッションゲートを構成する必要性からＰ＋フィール
ド，Ｎ＋フィールドが必要であり、実際の回路パターン
は図１３の（ｂ）に示すように回路面積の大きいもので
あった。これに対し本実施例の場合には、出力部の回路
構成は例えばＮチャネル型ＭＯＳトランジスタのみでよ
く、実際の回路パターンは図７に示すように従来のもの
に比べ回路面積が著しく小さくてすむ。尚、図１３の
（ｂ）に記載した「Ａ」ないし「Ｅ」の記号は、図１３
の（ａ）に記載した「Ａ」ないし「Ｅ」の記号を付した
箇所に対応している。又、図１３の（ｃ）は図１３の
（ｂ）に記載の凡例を示す。同様に、図７の（ｂ）に記
載した「Ａ」ないし「Ｅ」の記号は、図７の（ａ）に記
載した「Ａ」ないし「Ｅ」の記号を付した箇所に対応し
ている。又、図１３の（ｃ）に記載の凡例は図７の
（ｂ）にも対応する。
Ｕ内汎用レジスタ回路装置によれば以下の効果を奏す
る。レジスタセット１１０等の構成について図３に示す
ように、出力部２２０の回路構成について例えばＮチャ
ネル型トランジスタを直列接続したことで回路規模を縮
小することができる。即ち、レジスタセット１１０等の
単位レジスタ１１１等を構成するトランジスタ数は、１
６個である。一方、従来のレジスタセットの出力部にお
ける回路構成で構成トランジスタ数が比較的少ない図９
に示すタイプの場合もトランジスタ数は１６個であり、
トランジスタ数の面では本実施例と図９に示すタイプの
従来例とは差異がない。しかし、従来の図９に示すタイ
プの場合、出力部の回路構成は、インバータ、トランス
ミッションゲートを構成する必要性からＰ＋フィール
ド，Ｎ＋フィールドが必要であり、実際の回路パターン
は図１３の（ｂ）に示すように回路面積の大きいもので
あった。これに対し本実施例の場合には、出力部の回路
構成は例えばＮチャネル型ＭＯＳトランジスタのみでよ
く、実際の回路パターンは図７に示すように従来のもの
に比べ回路面積が著しく小さくてすむ。尚、図１３の
（ｂ）に記載した「Ａ」ないし「Ｅ」の記号は、図１３
の（ａ）に記載した「Ａ」ないし「Ｅ」の記号を付した
箇所に対応している。又、図１３の（ｃ）は図１３の
（ｂ）に記載の凡例を示す。同様に、図７の（ｂ）に記
載した「Ａ」ないし「Ｅ」の記号は、図７の（ａ）に記
載した「Ａ」ないし「Ｅ」の記号を付した箇所に対応し
ている。又、図１３の（ｃ）に記載の凡例は図７の
（ｂ）にも対応する。
【００２７】さらに、本実施例におけるＣＰＵ内汎用レ
ジスタ回路装置では、通常のＣＰＵ内部ライトバスとは
別に設けたＢ専用ライトバス及びＣ専用ライトバスでレ
ジスタセット１１０等を接続することで、レジスタセッ
ト１１０等の各単位レジスタ１１１等の出力部における
バス負荷容量を特に軽減することができ、上記出力部を
構成するトランジスタのサイズを小さくすることができ
る。よって、上述した実際の回路パターンが小さくなる
効果との相乗効果にて、より回路規模を小さくすること
ができる。
ジスタ回路装置では、通常のＣＰＵ内部ライトバスとは
別に設けたＢ専用ライトバス及びＣ専用ライトバスでレ
ジスタセット１１０等を接続することで、レジスタセッ
ト１１０等の各単位レジスタ１１１等の出力部における
バス負荷容量を特に軽減することができ、上記出力部を
構成するトランジスタのサイズを小さくすることができ
る。よって、上述した実際の回路パターンが小さくなる
効果との相乗効果にて、より回路規模を小さくすること
ができる。
【００２８】さらに、このようにバス負荷容量を軽減す
ることで、ＣＰＵ内汎用レジスタ回路装置の動作速度を
向上させることができる。さらに、レジスタセット１１
０等を構成する単位レジスタ１１１等において、入力制
御信号はＲｘＬＴ_ＮとＲｘＬＴ_Ｐの２種類であり、出
力制御信号はＲｘＢとＲｘＣとの２種類であり、合計４
種類である。このように本実施例のＣＰＵ内汎用レジス
タ回路装置によれば、単位レジスタを構成するトランジ
スタ数及び入出力制御信号数をともに少なくすることが
でき、かつ回路規模が小さく、かつ動作速度を速くする
ことができる。
ることで、ＣＰＵ内汎用レジスタ回路装置の動作速度を
向上させることができる。さらに、レジスタセット１１
０等を構成する単位レジスタ１１１等において、入力制
御信号はＲｘＬＴ_ＮとＲｘＬＴ_Ｐの２種類であり、出
力制御信号はＲｘＢとＲｘＣとの２種類であり、合計４
種類である。このように本実施例のＣＰＵ内汎用レジス
タ回路装置によれば、単位レジスタを構成するトランジ
スタ数及び入出力制御信号数をともに少なくすることが
でき、かつ回路規模が小さく、かつ動作速度を速くする
ことができる。
【００２９】尚、本実施例では、単位レジスタ１１１等
における出力部２２０及び単位出力レジスタ１６１等を
構成するトランジスタはＮチャネル型であり、一方、単
位バス選択部１７１等における入力部２３０を構成する
トランジスタはＰチャネル型としたがこれに限るもので
はなく、単位レジスタ１１１等における出力部２２０及
び単位出力レジスタ１６１等を構成するトランジスタを
Ｐチャネル型とし、単位バス選択部１７１等における入
力部２３０を構成するトランジスタをＮチャネル型とし
てもよい。
における出力部２２０及び単位出力レジスタ１６１等を
構成するトランジスタはＮチャネル型であり、一方、単
位バス選択部１７１等における入力部２３０を構成する
トランジスタはＰチャネル型としたがこれに限るもので
はなく、単位レジスタ１１１等における出力部２２０及
び単位出力レジスタ１６１等を構成するトランジスタを
Ｐチャネル型とし、単位バス選択部１７１等における入
力部２３０を構成するトランジスタをＮチャネル型とし
てもよい。
【００３０】
【発明の効果】以上詳述したように本発明によれば、汎
用レジスタセットに備わる単位レジスタの出力端子は専
用ライトバスに接続され、出力レジスタセットに備わる
各単位出力レジスタの入力端子が上記専用ライトバスに
接続され各単位出力レジスタの出力端子がＣＰＵに備わ
る内部ライトバスに接続されることから、上記単位レジ
スタのそれぞれにおけるデータの出力手段のバスに対す
る負荷容量は減少する。よって上記単位レジスタの上記
出力手段を構成するトランジスタサイズを小さくするこ
とができる。又、それぞれの上記単位レジスタの出力手
段及びそれぞれの上記単位出力レジスタにおいてデータ
を送出させるための制御信号は２本である。
用レジスタセットに備わる単位レジスタの出力端子は専
用ライトバスに接続され、出力レジスタセットに備わる
各単位出力レジスタの入力端子が上記専用ライトバスに
接続され各単位出力レジスタの出力端子がＣＰＵに備わ
る内部ライトバスに接続されることから、上記単位レジ
スタのそれぞれにおけるデータの出力手段のバスに対す
る負荷容量は減少する。よって上記単位レジスタの上記
出力手段を構成するトランジスタサイズを小さくするこ
とができる。又、それぞれの上記単位レジスタの出力手
段及びそれぞれの上記単位出力レジスタにおいてデータ
を送出させるための制御信号は２本である。
【００３１】さらに請求項３記載の発明によれば、同一
サイクルにおいてデータの格納及び格納データの送出動
作が同時に発生する場合、汎用レジスタセット部分にお
けるデータの伝搬を使用せずにデータの伝送を行うよう
にバス選択手段を設けたことより、汎用レジスタセット
部分を介してデータ伝送する場合に比べデータ伝送速度
を高速化することができる。
サイクルにおいてデータの格納及び格納データの送出動
作が同時に発生する場合、汎用レジスタセット部分にお
けるデータの伝搬を使用せずにデータの伝送を行うよう
にバス選択手段を設けたことより、汎用レジスタセット
部分を介してデータ伝送する場合に比べデータ伝送速度
を高速化することができる。
【図１】 本発明のＣＰＵ内汎用レジスタの一実施例に
おける構成を示すブロック図である。
おける構成を示すブロック図である。
【図２】 本発明のＣＰＵ内汎用レジスタの一実施例に
おける構成を示すブロック図である。
おける構成を示すブロック図である。
【図３】 図１及び図２に示すレジスタセットを構成す
る単位レジスタの一構成例を示す回路図である。
る単位レジスタの一構成例を示す回路図である。
【図４】 図２に示す出力レジスタセットを構成する単
位出力レジスタの一構成例を示す回路図である。
位出力レジスタの一構成例を示す回路図である。
【図５】 図１に示すバス選択部を構成する単位バス選
択部の一構成例を示す回路図である。
択部の一構成例を示す回路図である。
【図６】 データ送出動作におけるデータ伝送の遅延状
態を示す図である。
態を示す図である。
【図７】 （ａ）は図１に示す単位レジスタの出力部及
び単位バス選択部における構成を示す回路図であり、
（ｂ）は（ａ）に示す回路のパターンを示す図である。
び単位バス選択部における構成を示す回路図であり、
（ｂ）は（ａ）に示す回路のパターンを示す図である。
【図８】 従来のＣＰＵ内汎用レジスタにおける構成を
示すブロック図である。
示すブロック図である。
【図９】 図８に示すレジスタセットを構成する単位レ
ジスタの構成を示す回路図である。
ジスタの構成を示す回路図である。
【図１０】 図８に示すレジスタセットを構成する単位
レジスタの他の構成を示す回路図である。
レジスタの他の構成を示す回路図である。
【図１１】 図１０に示す単位レジスタにおけるデータ
伝送経路を示す図である。
伝送経路を示す図である。
【図１２】 図１１に示すデータ伝送における遅延経路
を示す図である。
を示す図である。
【図１３】 （ａ）は図９に示す単位レジスタの出力部
における構成を示す回路図であり、（ｂ）は（ａ）に示
す回路のパターンを示す図であり、（ｃ）は（ｂ）に示
す図の凡例を示す図である。
における構成を示す回路図であり、（ｂ）は（ａ）に示
す回路のパターンを示す図であり、（ｃ）は（ｂ）に示
す図の凡例を示す図である。
１１０，１２０，１３０，１４０…レジスタセット、
１１１ないし１１４…単位レジスタ、
１８１ＢＸ，１８１ＢＹ，１８１ＣＸ，１８１ＣＹ…専
用ライトバス、 １６０…出力レジスタセット、 １６１ないし１６４…単位出力レジスタ、 １２０…ラッチ部、 ２２０…出力部、 ２２１ないし２２８…Ｎチャネル型トランジスタ、 ２３０…入力部、 ２３１ないし２３４…Ｐチャネル型トランジスタ、 ２４０ａ，２４０ｂ…トランスミッションゲート、 １７０…バス選択部、 １７１ないし１７４…単位バス選択部、 ２５２ないし２５９…Ｎチャネル型トランジスタ、
用ライトバス、 １６０…出力レジスタセット、 １６１ないし１６４…単位出力レジスタ、 １２０…ラッチ部、 ２２０…出力部、 ２２１ないし２２８…Ｎチャネル型トランジスタ、 ２３０…入力部、 ２３１ないし２３４…Ｐチャネル型トランジスタ、 ２４０ａ，２４０ｂ…トランスミッションゲート、 １７０…バス選択部、 １７１ないし１７４…単位バス選択部、 ２５２ないし２５９…Ｎチャネル型トランジスタ、
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 片山 貴雄
東京都大田区中馬込１丁目３番６号 株
式会社リコー内
(56)参考文献 特開 昭62−248196（ＪＰ，Ａ)
特開 昭57−98028（ＪＰ，Ａ)
特開 平３−59720（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
Claims (4)
- 【請求項１】 リードバスから供給される１ビットのデ
ータを格納し、かつ格納したデータを出力するｎ対の合
計２×ｎ（ｎは自然数）本の出力端子を有する単位レジ
スタが、データの格納を制御する入力制御信号を伝搬す
る入力制御信号線及び格納データの出力を制御する第１
出力制御信号を伝搬する第１出力制御信号線に対して複
数並列に接続された汎用レジスタセットと、 それぞれの上記単位レジスタに備わる上記２×ｎ本のそ
れぞれの出力端子に対して１本ずつ接続され上記単位レ
ジスタから格納データが送出される、合計２×ｎ（ｎは
自然数）本の専用ライトバスと、 それぞれが上記専用ライトバスに接続されるｎ対の合計
２×ｎ（ｎは自然数）本の入力端子と中央演算処理装置
内に設けられているｎ（ｎは自然数）本の内部ライトバ
スに接続されるｎ（ｎは自然数）本の出力端子とを有す
る単位出力レジスタが、第２出力制御信号を伝搬する第
２出力制御信号線に対して上記単位レジスタと同数にて
並列接続された出力レジスタセットとを備え、 上記単位レジスタは上記データをラッチするラッチ手段
と該ラッチ手段のラッチ出力端子に接続され上記出力端
子を有する出力手段とを有し、上記出力手段にはそれぞ
れの上記出力端子とグランドとの間にそれぞれに直列接
続され上記ラッチ手段のラッチ出力端子から供給される
データ信号及び上記第１出力制御信号に基づく駆動制御
にてそれぞれ上記専用ライトバスの信号レベルを決定す
る第１トランジスタが備わり、 上記単位出力レジスタは、上記ｎ対の各入力端子に対応
してそれぞれ一つずつ第２トランジスタを有し一方の上
記第２トランジスタの一端子が一対の入力端子の一方に
接続され他方の第２トランジスタの一端子が上記一対の
入力端子の他方に接続され上記一方の第２トランジスタ
のゲートが上記他方の入力端子に接続され上記他方の第
２トランジスタのゲートが上記一方の入力端子に接続さ
れることを特徴とする中央演算処理装置内汎用レジスタ
セット回路装置。 - 【請求項２】 上記第１トランジスタはＮチャネル型電
界効果トランジスタであり、上記第２トランジスタはＰ
チャネル型電界効果トランジスタであり、上記第２トラ
ンジスタのソースは電源に接続され上記第２トランジス
タの上記一端子はドレインである、請求項１記載の中央
演算処理装置内汎用レジスタセット回路装置。 - 【請求項３】 上記単位レジスタに格納されるデータを
供給する上記リードバスに接続される入力端子と、それ
ぞれの上記専用ライトバスに接続される上記２×ｎ本の
出力端子とを有するバス選択手段を備えた、請求項１又
は２記載の中央演算処理装置内汎用レジスタセット回路
装置。 - 【請求項４】 上記バス選択手段には、それぞれの上記
バス選択手段の出力端子とグランドとの間にそれぞれに
直列接続され上記リードバスにおけるデータ及びバス選
択制御信号に基づき駆動制御されそれぞれの上記専用ラ
イトバスにおける信号レベルを決定する第３トランジス
タを備えた、請求項３記載の中央演算処理装置内汎用レ
ジスタセット回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29641293A JP3386535B2 (ja) | 1993-11-26 | 1993-11-26 | 中央演算処理装置内汎用レジスタセット回路装置 |
| US08/344,365 US5606709A (en) | 1993-11-26 | 1994-11-23 | Register group circuit for data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29641293A JP3386535B2 (ja) | 1993-11-26 | 1993-11-26 | 中央演算処理装置内汎用レジスタセット回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152534A JPH07152534A (ja) | 1995-06-16 |
| JP3386535B2 true JP3386535B2 (ja) | 2003-03-17 |
Family
ID=17833216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29641293A Expired - Lifetime JP3386535B2 (ja) | 1993-11-26 | 1993-11-26 | 中央演算処理装置内汎用レジスタセット回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5606709A (ja) |
| JP (1) | JP3386535B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822548A (en) * | 1996-01-16 | 1998-10-13 | Vlsi Technology, Inc. | Programming interface for a universal asynchronous receiver/transmitter |
| US6301629B1 (en) * | 1998-03-03 | 2001-10-09 | Alliance Semiconductor Corporation | High speed/low speed interface with prediction cache |
| JP2003190367A (ja) * | 2001-12-21 | 2003-07-08 | Konami Co Ltd | 虚像、実映像重畳表示装置及び映像表示制御方法、ならびに映像表示制御用プログラム |
| JP4146654B2 (ja) * | 2002-02-28 | 2008-09-10 | 株式会社リコー | 画像処理回路、複合画像処理回路、および、画像形成装置 |
| JP3976089B2 (ja) * | 2002-08-09 | 2007-09-12 | 株式会社リコー | 半導体集積回路装置及びその製造方法 |
| JP4296051B2 (ja) * | 2003-07-23 | 2009-07-15 | 株式会社リコー | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333282A (en) * | 1982-09-29 | 1994-07-26 | Hitachi, Ltd. | Semiconductor integrated circuit device with at least one bipolar transistor arranged to provide a direct connection between a plurality of MOSFETs |
| US5341506A (en) * | 1984-12-10 | 1994-08-23 | Nec Corporation | Data flow processor with a full-to-half word convertor |
| US4725987A (en) * | 1985-10-23 | 1988-02-16 | Eastman Kodak Company | Architecture for a fast frame store using dynamic RAMS |
| JP2615088B2 (ja) * | 1987-11-06 | 1997-05-28 | 株式会社日立製作所 | 半導体記憶装置 |
-
1993
- 1993-11-26 JP JP29641293A patent/JP3386535B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-23 US US08/344,365 patent/US5606709A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5606709A (en) | 1997-02-25 |
| JPH07152534A (ja) | 1995-06-16 |
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