JPH11225063A - 部分書き換え可能なpld - Google Patents
部分書き換え可能なpldInfo
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- JPH11225063A JPH11225063A JP10041111A JP4111198A JPH11225063A JP H11225063 A JPH11225063 A JP H11225063A JP 10041111 A JP10041111 A JP 10041111A JP 4111198 A JP4111198 A JP 4111198A JP H11225063 A JPH11225063 A JP H11225063A
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Abstract
(57)【要約】
【課題】セルイネーブル制御機能とPLD内接続情報の
ランダムアクセスを可能とし、動作中に部分書き換え可
能とするPLD回路の提供。 【解決手段】PLD内配線間、ロジックセル、I/Oセ
ル相互に接続するスイッチ情報を記憶する接続記憶部、
ロジックセル及びI/Oセルの個々のセルに対する入出
力の制御を行うデータを一時格納するセルイネーブル記
憶バッファ、ロジックセル及びI/Oセルの入出力制御
データを一括して変更するためのセルイネーブル記憶バ
ッファを、セルイネーブル記憶部へ移すための書き込み
信号を発生するセルイネーブルタイミング発生回路を備
え、各ブロックはCPUからの命令でアクセスされ、ロ
ジックセル及びI/Oセルの個々のセルに対する入出力
制御を行い、PLDの部分書き換え時に書換部分の他の
PLD内外の回路への影響を無くす。
ランダムアクセスを可能とし、動作中に部分書き換え可
能とするPLD回路の提供。 【解決手段】PLD内配線間、ロジックセル、I/Oセ
ル相互に接続するスイッチ情報を記憶する接続記憶部、
ロジックセル及びI/Oセルの個々のセルに対する入出
力の制御を行うデータを一時格納するセルイネーブル記
憶バッファ、ロジックセル及びI/Oセルの入出力制御
データを一括して変更するためのセルイネーブル記憶バ
ッファを、セルイネーブル記憶部へ移すための書き込み
信号を発生するセルイネーブルタイミング発生回路を備
え、各ブロックはCPUからの命令でアクセスされ、ロ
ジックセル及びI/Oセルの個々のセルに対する入出力
制御を行い、PLDの部分書き換え時に書換部分の他の
PLD内外の回路への影響を無くす。
Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に論理動作がプログラム可能である半導体集
積回路であるPLD(プログラマブルロジックデバイ
ス)に関する。
に関し、特に論理動作がプログラム可能である半導体集
積回路であるPLD(プログラマブルロジックデバイ
ス)に関する。
【0002】
【従来の技術】図25に、従来のPLD(プログラマブ
ルロジックデバイス)の構成の一例を示す。図25にお
いて、901はシリアルインタフェース等の書き込み専
用インタフェースを介してアクセスされる接続データ送
出制御部、902は配線間接続記憶部、903は配線間
接続スイッチ、904はロジックセル接続記憶部、90
5はロジックセル端子接続スイッチ、906はロジック
セル(入出力制御なし)、907はI/Oセル接続記憶
部、908はI/Oセル端子接続スイッチ、909はI
/Oセル(入出力制御なし)であり、配線間接続記憶部
902、ロジックセル接続記憶部904、I/Oセル接
続記憶部907からの接続情報により、配線間接続スイ
ッチ903、ロジックセル端子接続スイッチ905、I
/Oセル端子接続スイッチ908のスイッチ接続が定ま
り、配線間接続スイッチ903、ロジックセル端子接続
スイッチ905、I/Oセル端子接続スイッチ908は
互いに接続され、I/Oセル端子接続スイッチ908を
介してCPU(不図示)のアドレスバス、データバス、
コントロールバスの入出力が行われるとともに外部端子
への接続が行われる。
ルロジックデバイス)の構成の一例を示す。図25にお
いて、901はシリアルインタフェース等の書き込み専
用インタフェースを介してアクセスされる接続データ送
出制御部、902は配線間接続記憶部、903は配線間
接続スイッチ、904はロジックセル接続記憶部、90
5はロジックセル端子接続スイッチ、906はロジック
セル(入出力制御なし)、907はI/Oセル接続記憶
部、908はI/Oセル端子接続スイッチ、909はI
/Oセル(入出力制御なし)であり、配線間接続記憶部
902、ロジックセル接続記憶部904、I/Oセル接
続記憶部907からの接続情報により、配線間接続スイ
ッチ903、ロジックセル端子接続スイッチ905、I
/Oセル端子接続スイッチ908のスイッチ接続が定ま
り、配線間接続スイッチ903、ロジックセル端子接続
スイッチ905、I/Oセル端子接続スイッチ908は
互いに接続され、I/Oセル端子接続スイッチ908を
介してCPU(不図示)のアドレスバス、データバス、
コントロールバスの入出力が行われるとともに外部端子
への接続が行われる。
【0003】この従来のPLD回路の場合、電源投入時
等に専用のプログラミングモードでマイコン等他の機能
が動作をしていない状態でのロジック書き込みを前提と
している。
等に専用のプログラミングモードでマイコン等他の機能
が動作をしていない状態でのロジック書き込みを前提と
している。
【0004】
【発明が解決しようとする課題】このため、上記従来の
PLD回路においては、動作中の書き換え及び同一PL
D内の部分書き換え(追記)は不可能である。
PLD回路においては、動作中の書き換え及び同一PL
D内の部分書き換え(追記)は不可能である。
【0005】また、例えば特開平3−63777号公報
には、複数のPLDを内蔵し、必要に応じその一つのP
LDを選択し書き換えて使用するPLDブロック単位で
の部分書き換え技術が記載されているが、動作中の書き
込みには対応しておらず、また個々のPLD内部のロジ
ックセル単位での部分書き換えができないため、同一P
LD内に書き換えようとする機能ブロック以外の機能ブ
ロックが混在した場合、書き換えしないブロックも再度
書き込まなければいけないという問題点がある。
には、複数のPLDを内蔵し、必要に応じその一つのP
LDを選択し書き換えて使用するPLDブロック単位で
の部分書き換え技術が記載されているが、動作中の書き
込みには対応しておらず、また個々のPLD内部のロジ
ックセル単位での部分書き換えができないため、同一P
LD内に書き換えようとする機能ブロック以外の機能ブ
ロックが混在した場合、書き換えしないブロックも再度
書き込まなければいけないという問題点がある。
【0006】さらに特開平3−104316号公報に
は、CPU等のPLD以外の部分が動作中に書き換えを
可能にする技術が示されているが、PLD内部のロジッ
クセル単位での部分書き換えは不可能であり、PLD書
き換え時に、PLD内については書き換え対象部以外も
含め全ての機能を停止させ、再度全ての論理をプログラ
ミングしなければいけないという問題点を有している。
は、CPU等のPLD以外の部分が動作中に書き換えを
可能にする技術が示されているが、PLD内部のロジッ
クセル単位での部分書き換えは不可能であり、PLD書
き換え時に、PLD内については書き換え対象部以外も
含め全ての機能を停止させ、再度全ての論理をプログラ
ミングしなければいけないという問題点を有している。
【0007】すなわち、これらの従来技術での問題点
は、PLD部については全て既存型のPLDの形式を採
っており、既存型PLDが部分書き換えに対応できない
構造ということである、ということである。
は、PLD部については全て既存型のPLDの形式を採
っており、既存型PLDが部分書き換えに対応できない
構造ということである、ということである。
【0008】したがって、本発明は、上記問題点に鑑み
てなされたものであって、PLD自身の構造を見直し、
部分書き換えに対応できるようセルイネーブル制御機能
とPLD内接続情報のランダムアクセスを可能とし、動
作中に部分書き換え可能とするPLD回路を提供ことに
ある。
てなされたものであって、PLD自身の構造を見直し、
部分書き換えに対応できるようセルイネーブル制御機能
とPLD内接続情報のランダムアクセスを可能とし、動
作中に部分書き換え可能とするPLD回路を提供ことに
ある。
【0009】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、PLD内配線間、ロジックセル、I/O
セル相互に接続するスイッチ情報を記憶する接続記憶部
と、前記ロジックセル及びI/Oセルの個々のセルに対
する入出力の制御を行うデータを一時的に格納するセル
イネーブル記憶バッファと、前記ロジックセル及びI/
Oセルの入出力制御データを一括して変更するためのセ
ルイネーブル記憶バッファの内容を、セルイネーブル記
憶部へ移すための書き込み信号を発生するセルイネーブ
ルタイミング発生回路と、を備え、前記接続記憶部、前
記セルイネーブル記憶バッファ、及び、前記セルイネー
ブルタイミング発生回路はCPUからの命令でアクセス
され、前記ロジックセル及びI/Oセルの個々のセルに
対する入力及び出力の制御を行い、PLDの部分書き換
え時に、書き換え部分がその他のPLD内外の回路への
電気的な影響を無くし、動作中の書き換えを可能とした
ものである。
め、本発明は、PLD内配線間、ロジックセル、I/O
セル相互に接続するスイッチ情報を記憶する接続記憶部
と、前記ロジックセル及びI/Oセルの個々のセルに対
する入出力の制御を行うデータを一時的に格納するセル
イネーブル記憶バッファと、前記ロジックセル及びI/
Oセルの入出力制御データを一括して変更するためのセ
ルイネーブル記憶バッファの内容を、セルイネーブル記
憶部へ移すための書き込み信号を発生するセルイネーブ
ルタイミング発生回路と、を備え、前記接続記憶部、前
記セルイネーブル記憶バッファ、及び、前記セルイネー
ブルタイミング発生回路はCPUからの命令でアクセス
され、前記ロジックセル及びI/Oセルの個々のセルに
対する入力及び出力の制御を行い、PLDの部分書き換
え時に、書き換え部分がその他のPLD内外の回路への
電気的な影響を無くし、動作中の書き換えを可能とした
ものである。
【0010】[発明の概要]現状のマイコンシステムで
は、常時使用するしないに関わらず、システム完成後必
要と想定される機能全てを内蔵する形式を採っている
が、実使用を考えると、システム内の必ずしも全ての機
能が同時に動作する必要が無いものも少なくない。
は、常時使用するしないに関わらず、システム完成後必
要と想定される機能全てを内蔵する形式を採っている
が、実使用を考えると、システム内の必ずしも全ての機
能が同時に動作する必要が無いものも少なくない。
【0011】そこで、一時的に必要な周辺機能等を、P
LD(プログラマブルロジックデバイス)に比べ、比較
的安価で、ロジック回路に比べ容易に高集積度化可能な
メモリ内にロジックデータとして蓄え、必要な場合にリ
アルタイムでそのロジックデータを読み、PLDにこれ
を形成することにより、ロジック部の素子の利用効率を
上げ、チップ面積の増大を防ぎコストの低減化が可能に
なるのではないか、と本願発明者は思量するに至った。
LD(プログラマブルロジックデバイス)に比べ、比較
的安価で、ロジック回路に比べ容易に高集積度化可能な
メモリ内にロジックデータとして蓄え、必要な場合にリ
アルタイムでそのロジックデータを読み、PLDにこれ
を形成することにより、ロジック部の素子の利用効率を
上げ、チップ面積の増大を防ぎコストの低減化が可能に
なるのではないか、と本願発明者は思量するに至った。
【0012】また、システムの拡張のため完成後仕様変
更行う場合、セキュリティー対策のため最初から回路自
身を内蔵させずに必要なときに通信インターフェース等
により外部から回路を呼び出す場合や、テスト、メンテ
ナンス等のため、回路を一時的に増やしたい等のニーズ
もあると考え、これを実現すべく、本発明を完成するに
至った。以下、本発明の好ましい実施の形態及び実施例
に即して説明する。
更行う場合、セキュリティー対策のため最初から回路自
身を内蔵させずに必要なときに通信インターフェース等
により外部から回路を呼び出す場合や、テスト、メンテ
ナンス等のため、回路を一時的に増やしたい等のニーズ
もあると考え、これを実現すべく、本発明を完成するに
至った。以下、本発明の好ましい実施の形態及び実施例
に即して説明する。
【0013】
【発明の実施の形態】本発明のPLD(プログラム可能
な論理回路)は、CPUの命令レベルでの書き換え制
御、及び動作中の部分的書き換えを可能にするものであ
る。より詳細には、本発明のPLD回路は、その好まし
い実施の形態において、セルイネーブル記憶バッファ
(図1の9)、セルイネーブル記憶部(図1の11)、
セルイネーブルタイミング発生回路(図1の13)を備
えることにより、ロジックセル(図1の24)及びI/
Oセル(図1の27)の個々のセルに対する入力及び出
力の制御を行い、PLDの部分書き換え時に、書き換え
部分がその他のPLD内外の回路への電気的な影響を無
くすことにより、動作中の安全な書き換えを可能として
いる。
な論理回路)は、CPUの命令レベルでの書き換え制
御、及び動作中の部分的書き換えを可能にするものであ
る。より詳細には、本発明のPLD回路は、その好まし
い実施の形態において、セルイネーブル記憶バッファ
(図1の9)、セルイネーブル記憶部(図1の11)、
セルイネーブルタイミング発生回路(図1の13)を備
えることにより、ロジックセル(図1の24)及びI/
Oセル(図1の27)の個々のセルに対する入力及び出
力の制御を行い、PLDの部分書き換え時に、書き換え
部分がその他のPLD内外の回路への電気的な影響を無
くすことにより、動作中の安全な書き換えを可能として
いる。
【0014】また、本発明のPLDは、その好ましい実
施の形態において、ロジックセル及びI/OセルとPL
D内配線を接続する情報を記憶する接続記憶部(図1の
8)をランダムにアクセスすることができ、且つ、直接
CPUの命令により読み書きができる構成としたことに
より、PLDの部分的な書き換えを実現すると共に、C
PUのソフトウェアの一連の処理として書き換えが可能
となる。
施の形態において、ロジックセル及びI/OセルとPL
D内配線を接続する情報を記憶する接続記憶部(図1の
8)をランダムにアクセスすることができ、且つ、直接
CPUの命令により読み書きができる構成としたことに
より、PLDの部分的な書き換えを実現すると共に、C
PUのソフトウェアの一連の処理として書き換えが可能
となる。
【0015】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【0016】図1は、本発明の一実施例の構成を示す図
である。図1を参照すると、不図示のCPU等からの周
辺回路及びメモリーへのアクセス用アドレスバス1、デ
ータ受渡し用双方向データバス2、周辺アクセス信号、
メモリーアクセス信号、CPU等への読み出し信号、書
き込み信号等をまとめたコントロールバス3を有してい
る。
である。図1を参照すると、不図示のCPU等からの周
辺回路及びメモリーへのアクセス用アドレスバス1、デ
ータ受渡し用双方向データバス2、周辺アクセス信号、
メモリーアクセス信号、CPU等への読み出し信号、書
き込み信号等をまとめたコントロールバス3を有してい
る。
【0017】アドレスデコーダ4は、不図示のCPU等
から出力されるアドレスバス1をデコードし、接続記憶
部8用セレクト信号5、セルイネーブルタイミング発生
回路13用セレクト信号6、セルイネーブル記憶バッフ
ァ9用セレクト信号7を発生する。
から出力されるアドレスバス1をデコードし、接続記憶
部8用セレクト信号5、セルイネーブルタイミング発生
回路13用セレクト信号6、セルイネーブル記憶バッフ
ァ9用セレクト信号7を発生する。
【0018】そして、PLD内配線間、及びロジックセ
ル24、I/Oセル27について相互に接続するスイッ
チ情報を記憶する接続記憶部8、ロジックセル24及び
I/Oセル27の個々のセルに対する入出力の制御を行
うデータを仮格納するセルイネーブル記憶バッファ9
と、ロジックセル24及びI/Oセル27の入出力制御
データを一括して変更するためのセルイネーブル記憶バ
ッファ9の内容をセルイネーブル記憶部11へ移すため
の書き込み信号12を発生するセルイネーブルタイミン
グ発生回路13を備え、これらの各ブロックは、各々ア
ドレスバス1、データバス2、コントロールバス3、各
セレクト信号5〜7と接続され、CPU等からメモリー
や他の周辺回路と同様にデータの読み出し及び書き込み
が可能な構成となっている。
ル24、I/Oセル27について相互に接続するスイッ
チ情報を記憶する接続記憶部8、ロジックセル24及び
I/Oセル27の個々のセルに対する入出力の制御を行
うデータを仮格納するセルイネーブル記憶バッファ9
と、ロジックセル24及びI/Oセル27の入出力制御
データを一括して変更するためのセルイネーブル記憶バ
ッファ9の内容をセルイネーブル記憶部11へ移すため
の書き込み信号12を発生するセルイネーブルタイミン
グ発生回路13を備え、これらの各ブロックは、各々ア
ドレスバス1、データバス2、コントロールバス3、各
セレクト信号5〜7と接続され、CPU等からメモリー
や他の周辺回路と同様にデータの読み出し及び書き込み
が可能な構成となっている。
【0019】図2は、本発明の一実施例における接続記
憶部8及びセルイネーブル記憶バッファ9の構成を示す
図である。制御回路202、プリチャージ回路203、
Xデコーダ204、Yセレクタ205、メモリセル部2
01からなり、メモリーセル部を除き、スタティックR
AMと同一の構造を有する。
憶部8及びセルイネーブル記憶バッファ9の構成を示す
図である。制御回路202、プリチャージ回路203、
Xデコーダ204、Yセレクタ205、メモリセル部2
01からなり、メモリーセル部を除き、スタティックR
AMと同一の構造を有する。
【0020】図3及び図4は、メモリセル部201及び
メモリセルの構成の一例を示す図である。図3を参照す
ると、プリチャージ回路に一端が接続される互いに相補
のデータ線間にメモリセルが接続され、Xデコーダから
出力されるワード線で行単位に選択され、列方向にはY
セレクタで選択されるという通常の読み出し/書き込み
の経路とは別に、各メモリセルの保持情報はセル端子か
ら全てを常時出力することができる構造とする。
メモリセルの構成の一例を示す図である。図3を参照す
ると、プリチャージ回路に一端が接続される互いに相補
のデータ線間にメモリセルが接続され、Xデコーダから
出力されるワード線で行単位に選択され、列方向にはY
セレクタで選択されるという通常の読み出し/書き込み
の経路とは別に、各メモリセルの保持情報はセル端子か
ら全てを常時出力することができる構造とする。
【0021】また図4を参照すると、メモリセルは、入
力と出力が互いに接続されフリップフロップを構成する
インバータ401、402と、ゲートがセレクトデコー
ド入力(ワード線)に接続され、データ線と反転データ
線と、フリップフロップの入出力ノードとの間に接続さ
れたトランジスタ403、404と、フリップフロップ
の一のノード電位をセル端子に出力するバッファ405
と、を備えている。
力と出力が互いに接続されフリップフロップを構成する
インバータ401、402と、ゲートがセレクトデコー
ド入力(ワード線)に接続され、データ線と反転データ
線と、フリップフロップの入出力ノードとの間に接続さ
れたトランジスタ403、404と、フリップフロップ
の一のノード電位をセル端子に出力するバッファ405
と、を備えている。
【0022】再び図1を参照すると、セルイネーブルタ
イミング発生回路13は、CPU等からのフラグ書き込
みを行うことにより、ワンショットのセルイネーブル記
憶部11の書き込み信号12を発生する単安定マルチバ
イブレータから構成され、セルイネーブル記憶部11は
この書き込み信号を受け、セルイネーブル記憶バッファ
9のメモリセルの全ビットを一括して書き込めるD型フ
リップフロップまたはレベルラッチで構成される。
イミング発生回路13は、CPU等からのフラグ書き込
みを行うことにより、ワンショットのセルイネーブル記
憶部11の書き込み信号12を発生する単安定マルチバ
イブレータから構成され、セルイネーブル記憶部11は
この書き込み信号を受け、セルイネーブル記憶バッファ
9のメモリセルの全ビットを一括して書き込めるD型フ
リップフロップまたはレベルラッチで構成される。
【0023】配線間接続スイッチ21は、PLD内部配
線28、29で配線対配線の接続を選択するスイッチ群
で構成されており、PLD内部配線のXまたはY方向い
ずれかの配線毎にグループ化し、1配線につき、図8に
示すような内部構成を持ち、接続記憶部8のメモリセル
からの出力バス(配線間接続用)14で制御される。
線28、29で配線対配線の接続を選択するスイッチ群
で構成されており、PLD内部配線のXまたはY方向い
ずれかの配線毎にグループ化し、1配線につき、図8に
示すような内部構成を持ち、接続記憶部8のメモリセル
からの出力バス(配線間接続用)14で制御される。
【0024】ロジックセル端子接続スイッチ22、及び
I/Oセル端子接続スイッチ25は、ロジックセル24
やI/Oセル27の個々のセルの入出力23または26
とPLD内部の配線との接続を選択するスイッチ群で構
成されており、1つのセルに対し、それぞれ図7、及び
図5の32の内部構成を持ち、接続記憶部8のメモリセ
ルからの出力バス(ロジックセル用)15、及び出力バ
ス(I/Oセル用)16で制御される。
I/Oセル端子接続スイッチ25は、ロジックセル24
やI/Oセル27の個々のセルの入出力23または26
とPLD内部の配線との接続を選択するスイッチ群で構
成されており、1つのセルに対し、それぞれ図7、及び
図5の32の内部構成を持ち、接続記憶部8のメモリセ
ルからの出力バス(ロジックセル用)15、及び出力バ
ス(I/Oセル用)16で制御される。
【0025】また、ロジックセル24、及びI/Oセル
27は、それぞれ、図6、及び図5の33に示す構造の
ロジックセル、及びI/Oセルの集合であり、個々のセ
ルの入出力はセルイネーブル信号で個別にセルイネーブ
ル記憶部11からの出力バス(入力用)17と、(出力
用)18で制御される構造となっている。図5を参照す
ると、I/Oセルは、セルイネーブル信号(入力)がア
クティブの時入力バッファ503が活性化され、入出力
端子からの信号をI/Oセル端子接続スイッチに伝え、
セルイネーブル信号(出力)がアクティブの時ANDゲ
ート501を介して出力バッファ502が活性化され
る。また図6を参照すると、セルイネーブル信号(入
力)がアクティブの時ANDゲート605〜609はク
ロック入力、セル入力1〜セル入力3をロジックセル6
01に伝え、セルイネーブル信号(出力)がアクティブ
の時出力バッファ602〜604が活性化される。
27は、それぞれ、図6、及び図5の33に示す構造の
ロジックセル、及びI/Oセルの集合であり、個々のセ
ルの入出力はセルイネーブル信号で個別にセルイネーブ
ル記憶部11からの出力バス(入力用)17と、(出力
用)18で制御される構造となっている。図5を参照す
ると、I/Oセルは、セルイネーブル信号(入力)がア
クティブの時入力バッファ503が活性化され、入出力
端子からの信号をI/Oセル端子接続スイッチに伝え、
セルイネーブル信号(出力)がアクティブの時ANDゲ
ート501を介して出力バッファ502が活性化され
る。また図6を参照すると、セルイネーブル信号(入
力)がアクティブの時ANDゲート605〜609はク
ロック入力、セル入力1〜セル入力3をロジックセル6
01に伝え、セルイネーブル信号(出力)がアクティブ
の時出力バッファ602〜604が活性化される。
【0026】次に本発明の一実施例の動作について説明
する。図9は、本発明の一実施例のPLDへの書き換え
操作の処理フローを示す流れ図である。
する。図9は、本発明の一実施例のPLDへの書き換え
操作の処理フローを示す流れ図である。
【0027】まず、CPU命令またはDMA(ダイレク
トメモリアクセス)等(以下「CPU命令等」という)
によりセルイネーブル記憶バッファ9に、PLD内で書
き換えようとするロジックセル24及びI/Oセル27
を電気的に切り離す為に対象セルのアドレスに出力及び
入力を禁止する制御データを書き込む(図9のステップ
901)。
トメモリアクセス)等(以下「CPU命令等」という)
によりセルイネーブル記憶バッファ9に、PLD内で書
き換えようとするロジックセル24及びI/Oセル27
を電気的に切り離す為に対象セルのアドレスに出力及び
入力を禁止する制御データを書き込む(図9のステップ
901)。
【0028】全ての書き換え対象セルへの制御データを
書き終えた後、同様にCPU命令等によりセルイネーブ
ルタイミング発生回路13内の制御データ書き込みビッ
トを立てることにより(図9のステップ902)、書き
込み信号12を発生し、セルイネーブル記憶バッファ9
に書き込まれた内容をセルイネーブル記憶部11に複写
することにより、ロジックセルイネーブル信号17、1
8及びI/Oセルイネーブル信号19、20を介し、一
括して書き換え対象であるロジックセル24及びI/O
セル27を他の回路から電気的に切り離す。
書き終えた後、同様にCPU命令等によりセルイネーブ
ルタイミング発生回路13内の制御データ書き込みビッ
トを立てることにより(図9のステップ902)、書き
込み信号12を発生し、セルイネーブル記憶バッファ9
に書き込まれた内容をセルイネーブル記憶部11に複写
することにより、ロジックセルイネーブル信号17、1
8及びI/Oセルイネーブル信号19、20を介し、一
括して書き換え対象であるロジックセル24及びI/O
セル27を他の回路から電気的に切り離す。
【0029】次に、CPU命令等により接続記憶部8に
書き換え対象のセルのアドレスに新たな接続データを書
き込み(図9のステップ903)、その内容が接続記憶
部8のメモリセルからの出力バス(配線間接続用)14
及び(ロジックセル用)15、(I/Oセル用)16を
介し、それぞれ配線間接続スイッチ21、ロジックセル
端子接続スイッチ22、I/Oセル端子接続スイッチ2
5へ伝播され論理の書き換えを行う。
書き換え対象のセルのアドレスに新たな接続データを書
き込み(図9のステップ903)、その内容が接続記憶
部8のメモリセルからの出力バス(配線間接続用)14
及び(ロジックセル用)15、(I/Oセル用)16を
介し、それぞれ配線間接続スイッチ21、ロジックセル
端子接続スイッチ22、I/Oセル端子接続スイッチ2
5へ伝播され論理の書き換えを行う。
【0030】書き換え完了後、書き換えたセルの入出力
を有効にするため、再びCPU命令等により対象セルの
アドレスに出力及び入力をイネーブルにする制御データ
をセルイネーブル記憶バッファ9に書き込み(図9のス
テップ909)、全ての書き換え対象セルへの制御デー
タを書き終えた後、同様にCPU命令等によりセルイネ
ーブルタイミング発生回路13内の制御データ書き込み
フラグを立て(図9のステップ910)、一括して書き
換えた対象であるロジックセル24及びI/Oセル27
の入出力を有効とし、他の回路と電気的な接続を行い、
新たに書き込んだ回路が機能可能となる。
を有効にするため、再びCPU命令等により対象セルの
アドレスに出力及び入力をイネーブルにする制御データ
をセルイネーブル記憶バッファ9に書き込み(図9のス
テップ909)、全ての書き換え対象セルへの制御デー
タを書き終えた後、同様にCPU命令等によりセルイネ
ーブルタイミング発生回路13内の制御データ書き込み
フラグを立て(図9のステップ910)、一括して書き
換えた対象であるロジックセル24及びI/Oセル27
の入出力を有効とし、他の回路と電気的な接続を行い、
新たに書き込んだ回路が機能可能となる。
【0031】ただし、新たにPLD内に実現した回路の
内容によっては初期化が必要なことがあり、その場合、
書き換え部分のみの初期化を実施する必要があるが、そ
の初期化中に不要な出力を行い他の動作中の回路へ影響
を与える可能性がある。
内容によっては初期化が必要なことがあり、その場合、
書き換え部分のみの初期化を実施する必要があるが、そ
の初期化中に不要な出力を行い他の動作中の回路へ影響
を与える可能性がある。
【0032】そこで初期化が必要となる回路では(図9
のステップ904のYes分岐)、論理の書き換え後、
書き換えたロジックセル24またはI/Oセル27のう
ち、CPUバスとのインターフェース部等書き換え対象
外の回路との接続を行っている箇所については、出力を
ディゼーブルとし入力のみイネーブルとし(図9のステ
ップ905)、また外部回路との接続が無いその他のロ
ジックセル24やI/Oセル27については、通常動作
時と同様に入出力共にイネーブルとして、制御データを
セルイネーブル記憶バッファ9に書き込み(図9のステ
ップ906)、CPU命令等によりセルイネーブルタイ
ミング発生回路13内の制御データ書き込みフラグを立
て(図9のステップ907)、書き換え部分の他の回路
へ影響する出力以外の入出力をイネーブル状態とする。
のステップ904のYes分岐)、論理の書き換え後、
書き換えたロジックセル24またはI/Oセル27のう
ち、CPUバスとのインターフェース部等書き換え対象
外の回路との接続を行っている箇所については、出力を
ディゼーブルとし入力のみイネーブルとし(図9のステ
ップ905)、また外部回路との接続が無いその他のロ
ジックセル24やI/Oセル27については、通常動作
時と同様に入出力共にイネーブルとして、制御データを
セルイネーブル記憶バッファ9に書き込み(図9のステ
ップ906)、CPU命令等によりセルイネーブルタイ
ミング発生回路13内の制御データ書き込みフラグを立
て(図9のステップ907)、書き換え部分の他の回路
へ影響する出力以外の入出力をイネーブル状態とする。
【0033】この状態で初期化を行うことにより(図9
のステップ908)、初期化中に書き換えた回路の出力
が動作中の他の外部回路に入力され誤動作することを防
ぐ。
のステップ908)、初期化中に書き換えた回路の出力
が動作中の他の外部回路に入力され誤動作することを防
ぐ。
【0034】そして初期化後、他の動作中の回路へ影響
を与える可能性があるロジックセル24またはI/Oセ
ル27の出力もイネーブルとし制御データをセルイネー
ブル記憶バッファ9に書き込み(図9のステップ90
9)、CPU命令等によりセルイネーブルタイミング発
生回路13内の制御データ書き込みフラグを立て(図9
のステップ901)、書き換えた全ての回路の入出力を
イネーブルとし完全に他の回路と電気的な接続を行い、
回路を機能させることができる。
を与える可能性があるロジックセル24またはI/Oセ
ル27の出力もイネーブルとし制御データをセルイネー
ブル記憶バッファ9に書き込み(図9のステップ90
9)、CPU命令等によりセルイネーブルタイミング発
生回路13内の制御データ書き込みフラグを立て(図9
のステップ901)、書き換えた全ての回路の入出力を
イネーブルとし完全に他の回路と電気的な接続を行い、
回路を機能させることができる。
【0035】次に、本発明の他の実施例について説明す
る。図10は、本発明の第二の実施例の構成を示す図で
ある。図10を参照すると、本発明の第二の実施例にお
いて、接続データ記憶バッファ41は構造としては、前
記第一の実施例の接続記憶部8と同様であるが、メモリ
セルのバス出力44はデータ送出部へ入力されている。
る。図10は、本発明の第二の実施例の構成を示す図で
ある。図10を参照すると、本発明の第二の実施例にお
いて、接続データ記憶バッファ41は構造としては、前
記第一の実施例の接続記憶部8と同様であるが、メモリ
セルのバス出力44はデータ送出部へ入力されている。
【0036】データ送出タイミング発生回路43は、C
PUからの読み出し書き込み可能な制御データ送信フラ
グと接続データ送信フラグの2ビットのリセット機能付
きフラグレジスタであり、これらのフラグの内容が、そ
れぞれ制御データ送出信号46と接続データ送出信号4
7として出力され、また、これらのフラグは、データ送
出部49から出力される送信完了信号48によりリセッ
トされる。
PUからの読み出し書き込み可能な制御データ送信フラ
グと接続データ送信フラグの2ビットのリセット機能付
きフラグレジスタであり、これらのフラグの内容が、そ
れぞれ制御データ送出信号46と接続データ送出信号4
7として出力され、また、これらのフラグは、データ送
出部49から出力される送信完了信号48によりリセッ
トされる。
【0037】データ送出部49は、制御データ送出信号
46と接続データ送出信号47により、接続データのバ
ス出力44、制御データのバス出力45の内容をシリア
ルデータとして、PLD内部に点在する配線間接続記憶
部53、セル接続記憶部56及び60へ送出するため、
転送データ出力50及びデータ転送クロック52、そし
て転送中のデータが制御データか接続データかを示すデ
ータ識別信号51を生成し、さらにデータ転送が完了し
たことを知らせる送出完了信号48を出力する。
46と接続データ送出信号47により、接続データのバ
ス出力44、制御データのバス出力45の内容をシリア
ルデータとして、PLD内部に点在する配線間接続記憶
部53、セル接続記憶部56及び60へ送出するため、
転送データ出力50及びデータ転送クロック52、そし
て転送中のデータが制御データか接続データかを示すデ
ータ識別信号51を生成し、さらにデータ転送が完了し
たことを知らせる送出完了信号48を出力する。
【0038】配線間接続記憶部53は、転送データ出力
50とデータ転送クロック52を受けて、データ識別信
号51により、配線間接続のための制御データと接続デ
ータに分離し、内部にバッファリングし、また転送デー
タ51は、内部のシフトレジスタ等を通り、後段の接続
記憶部へのデータ受渡しのため、転送データ出力55と
して出力される。
50とデータ転送クロック52を受けて、データ識別信
号51により、配線間接続のための制御データと接続デ
ータに分離し、内部にバッファリングし、また転送デー
タ51は、内部のシフトレジスタ等を通り、後段の接続
記憶部へのデータ受渡しのため、転送データ出力55と
して出力される。
【0039】セル接続記憶部56及び60は、配線間接
続記憶部53とほぼ構造的に同一であるが、セル毎の制
御データとしてロジックセル66またはI/Oセル69
の入出力制御情報をバッファリングする機能を持ってお
り、そのバッファリング内容をセルイネーブル信号5
8、62として出力する。
続記憶部53とほぼ構造的に同一であるが、セル毎の制
御データとしてロジックセル66またはI/Oセル69
の入出力制御情報をバッファリングする機能を持ってお
り、そのバッファリング内容をセルイネーブル信号5
8、62として出力する。
【0040】図11は、本発明の第二の実施例における
データ送出部49の構成を示す図である。図11におい
て、送信クロック生成部80は制御データ送出信号74
と接続データ送出信号75を受け、ワンショットの制御
データ書き込み信号83、接続データ書き込み信号84
の発生を行い、それぞれの送信用シフトレジスタ85及
び89にデータ書き込み後、データ転送クロック82を
発生し、発生するクロック数は、転送するデータの種類
及びPLDの容量、書き込みイネーブル信号バス88よ
り得られる書き換えたデータの数により、以下のように
変化する。
データ送出部49の構成を示す図である。図11におい
て、送信クロック生成部80は制御データ送出信号74
と接続データ送出信号75を受け、ワンショットの制御
データ書き込み信号83、接続データ書き込み信号84
の発生を行い、それぞれの送信用シフトレジスタ85及
び89にデータ書き込み後、データ転送クロック82を
発生し、発生するクロック数は、転送するデータの種類
及びPLDの容量、書き込みイネーブル信号バス88よ
り得られる書き換えたデータの数により、以下のように
変化する。
【0041】配線をX方向でグループ化し、配線はX方
向、Y方向の全ての配線の交差点で配線間接続スイッチ
を持ち、ロジックセルとI/Oセルの同種類のセルでは
全て配線との接続スイッチ数が同数である場合、 <制御データ転送時>制御データ送信用クロック数=L
×3+M
向、Y方向の全ての配線の交差点で配線間接続スイッチ
を持ち、ロジックセルとI/Oセルの同種類のセルでは
全て配線との接続スイッチ数が同数である場合、 <制御データ転送時>制御データ送信用クロック数=L
×3+M
【0042】<接続データ転送時>接続データ送信用ク
ロック数=N×l+O×m+P×n
ロック数=N×l+O×m+P×n
【0043】但し、 L:ロジックセル及びI/Oセルの総数、 M:X方向配線総数、 N:ロジックセル1個当りの配線との接続SW総数 O:I/Oセル1個当りの配線との接続SW総数 P:Y方向配線総数、 m:書き換えるI/Oセル数、 n:書き換える配線数(X方向)。
【0044】また、制御データ送出信号74と接続デー
タ送出信号75より、現在送出しているデータが制御デ
ータまたは接続データかを他のブロックが識別するため
のデータ識別信号81を発生し、そして、転送クロック
82の送出が完了した後、ワンショットの送出完了信号
76を発生し、同時に、送出した制御データまたは接続
データを配線間接続記憶部53、セル接続記憶部56、
60の内部にバッファリングしデータを有効にするた
め、データ識別信号81を反転させる。
タ送出信号75より、現在送出しているデータが制御デ
ータまたは接続データかを他のブロックが識別するため
のデータ識別信号81を発生し、そして、転送クロック
82の送出が完了した後、ワンショットの送出完了信号
76を発生し、同時に、送出した制御データまたは接続
データを配線間接続記憶部53、セル接続記憶部56、
60の内部にバッファリングしデータを有効にするた
め、データ識別信号81を反転させる。
【0045】制御データ送信用シフトレジスタ85は、
セルイネーブル信号バス(入力用)77と、セルイネー
ブル信号バス(出力用)78及び書き込みイネーブル信
号バス88のバス幅の総数分のシフトレジスタの集合で
あり、これらのバス入力は制御データ書き込み信号83
により全てシフトレジスタに書き込むことができ、また
データ識別信号81がLOWでデータ転送クロック82
を受け付け、データ転送クロック82の立ち下がりエッ
ジでシフトし、その出力は制御データシリアル出力86
に接続されている。
セルイネーブル信号バス(入力用)77と、セルイネー
ブル信号バス(出力用)78及び書き込みイネーブル信
号バス88のバス幅の総数分のシフトレジスタの集合で
あり、これらのバス入力は制御データ書き込み信号83
により全てシフトレジスタに書き込むことができ、また
データ識別信号81がLOWでデータ転送クロック82
を受け付け、データ転送クロック82の立ち下がりエッ
ジでシフトし、その出力は制御データシリアル出力86
に接続されている。
【0046】接続データ送信用シフトレジスタ89は、
接続データバス79のバス幅分のシフトレジスタの集合
であり、接続データバス79の内容は接続データ書き込
み信号84により全てシフトレジスタに書き込むことが
でき、また、データ識別信号81がHIGHでデータ転
送クロック82を受け付け、書き込みイネーブル信号8
8の書き込みイネーブルとなっているセルまたは配線に
関するシフトレジスタのみデータ転送クロック82の立
ち下がりエッジでシフトし、その他のシフトレジスタに
ついてはバイパス回路により次段のシフトレジスタへデ
ータを通過させデータシフトを行わない構成となってお
り、そのシフトレジスタの最終段の出力は接続データシ
リアル出力91に接続すると共に、その出力を初段のシ
フトレジスタにフィードバックし送信完了後、送信前と
同様の内容を維持できるようになっており、また書き換
え部分検出のため全てのシフトレジスタの出力は送信用
接続データバス90に出力される。
接続データバス79のバス幅分のシフトレジスタの集合
であり、接続データバス79の内容は接続データ書き込
み信号84により全てシフトレジスタに書き込むことが
でき、また、データ識別信号81がHIGHでデータ転
送クロック82を受け付け、書き込みイネーブル信号8
8の書き込みイネーブルとなっているセルまたは配線に
関するシフトレジスタのみデータ転送クロック82の立
ち下がりエッジでシフトし、その他のシフトレジスタに
ついてはバイパス回路により次段のシフトレジスタへデ
ータを通過させデータシフトを行わない構成となってお
り、そのシフトレジスタの最終段の出力は接続データシ
リアル出力91に接続すると共に、その出力を初段のシ
フトレジスタにフィードバックし送信完了後、送信前と
同様の内容を維持できるようになっており、また書き換
え部分検出のため全てのシフトレジスタの出力は送信用
接続データバス90に出力される。
【0047】書き込みイネーブル信号生成回路87は、
接続データバス79とこれに対応する送信用接続データ
バス90の各ビット同士を、図12に示すように、排他
的論理和(Exclusive−OR)演算し、その結果をセル
または配線単位毎に、OR回路で論理和演算を行うこと
により、図10の接続データ記憶バッファ41の現在の
内容と前回PLDへ送信した接続データ送信用シフトレ
ジスタ89の内容を比較し、値が異なる箇所、つまり書
き換えが行われたセルまたは配線を検出する。そしてこ
の結果を書き込みイネーブル信号88として出力する。
接続データバス79とこれに対応する送信用接続データ
バス90の各ビット同士を、図12に示すように、排他
的論理和(Exclusive−OR)演算し、その結果をセル
または配線単位毎に、OR回路で論理和演算を行うこと
により、図10の接続データ記憶バッファ41の現在の
内容と前回PLDへ送信した接続データ送信用シフトレ
ジスタ89の内容を比較し、値が異なる箇所、つまり書
き換えが行われたセルまたは配線を検出する。そしてこ
の結果を書き込みイネーブル信号88として出力する。
【0048】図10における配線間接続記憶部53、セ
ル接続記憶部56と60の1配線または1セル当りの内
部ブロックは、それぞれ図13、及び図16に示す構成
となっている。
ル接続記憶部56と60の1配線または1セル当りの内
部ブロックは、それぞれ図13、及び図16に示す構成
となっている。
【0049】セル接続記憶部56、60の1セル当りの
内部ブロック図である図13を参照すると、接続制御部
96は、データ入力93とデータ転送クロック94及び
データ識別信号95を入力とし、制御データ転送時に接
続スイッチ情報の書き込みイネーブルとセル入力及び出
力イネーブルの3種類の制御データバッファリングし、
それぞれ、接続データ書き込み信号97、セルイネーブ
ル信号(入力)98、セルイネーブル信号(出力)99
として出力する。
内部ブロック図である図13を参照すると、接続制御部
96は、データ入力93とデータ転送クロック94及び
データ識別信号95を入力とし、制御データ転送時に接
続スイッチ情報の書き込みイネーブルとセル入力及び出
力イネーブルの3種類の制御データバッファリングし、
それぞれ、接続データ書き込み信号97、セルイネーブ
ル信号(入力)98、セルイネーブル信号(出力)99
として出力する。
【0050】また、データ入力93は、内部のシフトレ
ジスタ等を通り、後段の接続記憶部へのデータ受渡しの
ため、データ出力100として出力する。
ジスタ等を通り、後段の接続記憶部へのデータ受渡しの
ため、データ出力100として出力する。
【0051】図14に、接続制御部96の回路構成を示
す。図14を参照すると、データ識別信号104を入力
とするインバータ108と、インバータ108の出力と
データ転送クロックを入力とするANDゲート110
と、データ入力106を入力とし、ANDゲート110
の出力をクロック入力とするD型フリップフロップ11
2、116、124と、D型フリップフロップ112、
116、124の出力をデータ識別信号104をクロッ
クとしてデータ端子に入力するD型フリップフロップ1
14、120、128と、D型フリップフロップ114
の出力とデータ識別信号を入力とするANDゲート11
8と、ANDゲート118の出力を選択制御信号とし、
スイッチ部データ出力105又はデータ入力106のい
ずれかを選択するセレクタ122と、データ識別信号1
04をインバータ108で反転した信号を選択制御信号
としてセレクタ122の出力123またはフリップフロ
ップ124の出力125のいずれか一方を選択出力する
セレクタ126とを備えて構成されている。
す。図14を参照すると、データ識別信号104を入力
とするインバータ108と、インバータ108の出力と
データ転送クロックを入力とするANDゲート110
と、データ入力106を入力とし、ANDゲート110
の出力をクロック入力とするD型フリップフロップ11
2、116、124と、D型フリップフロップ112、
116、124の出力をデータ識別信号104をクロッ
クとしてデータ端子に入力するD型フリップフロップ1
14、120、128と、D型フリップフロップ114
の出力とデータ識別信号を入力とするANDゲート11
8と、ANDゲート118の出力を選択制御信号とし、
スイッチ部データ出力105又はデータ入力106のい
ずれかを選択するセレクタ122と、データ識別信号1
04をインバータ108で反転した信号を選択制御信号
としてセレクタ122の出力123またはフリップフロ
ップ124の出力125のいずれか一方を選択出力する
セレクタ126とを備えて構成されている。
【0052】接続スイッチ情報記憶部102a〜102
xは、データ入力93とデータ転送クロック94を受
け、接続データ転送時に接続データ書き込み信号97が
イネーブルの場合、制御データバッファリングする。そ
してバッファリング内容はセル端子接続スイッチ信号1
03a〜103xとして出力する。
xは、データ入力93とデータ転送クロック94を受
け、接続データ転送時に接続データ書き込み信号97が
イネーブルの場合、制御データバッファリングする。そ
してバッファリング内容はセル端子接続スイッチ信号1
03a〜103xとして出力する。
【0053】図15に、接続スイッチ情報記憶部102
a〜102xの単体の回路構成を示す。接続スイッチ情
報記憶部は、データ入力130をデータ端子に入力し、
データ転送クロックと接続データ書き込み信号を入力と
するANDゲート133の出力134をクロック端子に
入力するD型フリップフロップ135と、フリップフロ
ップ135の出力をデータ端子に入力し、接続データ書
き込み信号132をクロック端子に入力するD型フリッ
プフロップ137を備えて構成される。
a〜102xの単体の回路構成を示す。接続スイッチ情
報記憶部は、データ入力130をデータ端子に入力し、
データ転送クロックと接続データ書き込み信号を入力と
するANDゲート133の出力134をクロック端子に
入力するD型フリップフロップ135と、フリップフロ
ップ135の出力をデータ端子に入力し、接続データ書
き込み信号132をクロック端子に入力するD型フリッ
プフロップ137を備えて構成される。
【0054】また配線間接続記憶部53の1配線当りの
内部ブロックである図16を参照すると、図14のセル
接続記憶部と比較し、配線用接続記憶部であるためセル
入力及び出力イネーブル信号がないことを除き同一の構
成となっている。具体的な相違点は、配線間接続記憶部
53に含まれる接続制御部は、図17に示す回路で構成
されており、図14の接続制御部に比べ、セルの入力及
び出力イネーブル信号の受信用シフトレジスタ及びバッ
ファリング用フリップフロップが削除された回路となっ
ている。
内部ブロックである図16を参照すると、図14のセル
接続記憶部と比較し、配線用接続記憶部であるためセル
入力及び出力イネーブル信号がないことを除き同一の構
成となっている。具体的な相違点は、配線間接続記憶部
53に含まれる接続制御部は、図17に示す回路で構成
されており、図14の接続制御部に比べ、セルの入力及
び出力イネーブル信号の受信用シフトレジスタ及びバッ
ファリング用フリップフロップが削除された回路となっ
ている。
【0055】図18は、本発明の第二の実施例の書き換
え動作のタイミングチャートを示す図である。まず、図
1に示した前記実施例と同様に、CPU命令等によりセ
ルイネーブル記憶バッファ42に、PLD内で書き換え
ようとするロジックセル64及びI/Oセル67を電気
的に切り離す為に対象セルのアドレスに出力及び入力を
ディゼーブルにする制御データを書き込みを行う。
え動作のタイミングチャートを示す図である。まず、図
1に示した前記実施例と同様に、CPU命令等によりセ
ルイネーブル記憶バッファ42に、PLD内で書き換え
ようとするロジックセル64及びI/Oセル67を電気
的に切り離す為に対象セルのアドレスに出力及び入力を
ディゼーブルにする制御データを書き込みを行う。
【0056】全ての書き換え対象セルへの制御データを
書き終えた後、CPU命令等によりデータ送出タイミン
グ発生回路43の制御データ送信フラグを立てる。そし
て制御データ送出信号46がHIGHとなり、データ送
出部49が、データ識別信号51を制御データを示すL
OWを出力し、接続データのバス出力44、制御データ
のバス出力45より、全セルに対する接続データの書き
込みイネーブルとセルの入力及び出力イネーブルの制御
データと全配線に対する書き込みイネーブルを生成し
(ただし、この場合書き換えはまだ行われていないため
書き込みイネーブルは立たない)、制御データ送信用シ
フトレジスタに書き込み後、データ転送用クロックを発
生し、PLD部へ全セルと全配線分の制御データのデー
タ転送を開始する。
書き終えた後、CPU命令等によりデータ送出タイミン
グ発生回路43の制御データ送信フラグを立てる。そし
て制御データ送出信号46がHIGHとなり、データ送
出部49が、データ識別信号51を制御データを示すL
OWを出力し、接続データのバス出力44、制御データ
のバス出力45より、全セルに対する接続データの書き
込みイネーブルとセルの入力及び出力イネーブルの制御
データと全配線に対する書き込みイネーブルを生成し
(ただし、この場合書き換えはまだ行われていないため
書き込みイネーブルは立たない)、制御データ送信用シ
フトレジスタに書き込み後、データ転送用クロックを発
生し、PLD部へ全セルと全配線分の制御データのデー
タ転送を開始する。
【0057】制御データの転送タイミングチャートは図
19及び図20に示すようなものにとる。図19及び図
20には、データ識別信号、転送クロック、送出データ
のタイミング波形が示されている。
19及び図20に示すようなものにとる。図19及び図
20には、データ識別信号、転送クロック、送出データ
のタイミング波形が示されている。
【0058】転送されたデータを、配線間接続記憶部5
3及びセル接続記憶部56、60が受ける。
3及びセル接続記憶部56、60が受ける。
【0059】セル接続記憶部56、60の制御データの
受信は、図23にタイミングチャートとして示すような
動作で行われ、これを接続制御部95の構成を示す図1
4を用いて説明すると、制御データ送信区間を示すデー
タ識別信号104がLOWの場合、データ入力(シリア
ル)106のデータは、まず3段のシフトレジスタ11
2、116、124でデータ転送クロック107の立ち
上がりにて、データを順次サンプリングされる。またそ
の最終段の出力はデータ出力127となり、別のセル接
続記憶部等のデータ入力として利用する。
受信は、図23にタイミングチャートとして示すような
動作で行われ、これを接続制御部95の構成を示す図1
4を用いて説明すると、制御データ送信区間を示すデー
タ識別信号104がLOWの場合、データ入力(シリア
ル)106のデータは、まず3段のシフトレジスタ11
2、116、124でデータ転送クロック107の立ち
上がりにて、データを順次サンプリングされる。またそ
の最終段の出力はデータ出力127となり、別のセル接
続記憶部等のデータ入力として利用する。
【0060】データの転送終了後に、データ識別信号1
04が立ち上がることによって、各シフトレジスタ11
2、116、124の内容をそれぞれ、接続データ書き
込み信号、セルイネーブル信号(入力)、セルイネーブ
ル信号(出力)として、D型フリップフロップ114、
120、128に書き込み、それぞれ、接続データ書き
込み信号119、セルイネーブルバッファ(入力)12
1、セルイネーブルバッファ(出力)129の出力へ反
映される。
04が立ち上がることによって、各シフトレジスタ11
2、116、124の内容をそれぞれ、接続データ書き
込み信号、セルイネーブル信号(入力)、セルイネーブ
ル信号(出力)として、D型フリップフロップ114、
120、128に書き込み、それぞれ、接続データ書き
込み信号119、セルイネーブルバッファ(入力)12
1、セルイネーブルバッファ(出力)129の出力へ反
映される。
【0061】また、配線間接続記憶部53の制御データ
受信動作はセル接続記憶部56、60と同一である。
受信動作はセル接続記憶部56、60と同一である。
【0062】全セルと全配線分の制御データのデータ転
送を完了後、送信完了信号48を出力するとともに、デ
ータ識別信号51をHIGHに立ち上げ、配線間接続記
憶部53、セル接続記憶部56、60の制御データバッ
ファの一括書き込みを行い、書き換え対象であるロジッ
クセル66及びI/Oセル69を他の回路から電気的に
切り離す。
送を完了後、送信完了信号48を出力するとともに、デ
ータ識別信号51をHIGHに立ち上げ、配線間接続記
憶部53、セル接続記憶部56、60の制御データバッ
ファの一括書き込みを行い、書き換え対象であるロジッ
クセル66及びI/Oセル69を他の回路から電気的に
切り離す。
【0063】次に、CPU命令等により接続記憶バッフ
ァ41に書き換え対象のセルのアドレスに新たな接続デ
ータを書き込み、書き換えた部分のみの接続データの書
き換えを行う為、CPU命令等によりデータ送出タイミ
ング発生回路43の制御データ送信フラグを立て、再度
制御データをPLD部へ転送し、書き込みイネーブル信
号を含む制御データを書き込む。
ァ41に書き換え対象のセルのアドレスに新たな接続デ
ータを書き込み、書き換えた部分のみの接続データの書
き換えを行う為、CPU命令等によりデータ送出タイミ
ング発生回路43の制御データ送信フラグを立て、再度
制御データをPLD部へ転送し、書き込みイネーブル信
号を含む制御データを書き込む。
【0064】そして、CPU命令等によりデータ送出タ
イミング発生回路43の接続データ送信フラグを立て
る。そして接続データ送出信号46がHIGHとなり、
データ送出部49が、データ識別信号51を接続データ
を示すHIGHを出力し(ただし、制御データを出力し
た後の場合、既にHIGHが出力されている。)、接続
データのバス出力44の内容を、データ送出部49内部
の書き込みイネーブル信号生成回路87(図11参照)
により、データが書き換えられた箇所のみ、接続データ
送信用シフトレジスタ89に書き込み、データ転送用ク
ロックを発生し、PLD部へ書き換えが行われたセル及
び配線の接続データのみデータ転送を開始する。なお、
書き換えが為されなかった送信用シフトレジスタについ
ては、クロックが供給されず、データはバイパス回路を
経て次段のシフトレジスタへ受け渡されることとなる。
イミング発生回路43の接続データ送信フラグを立て
る。そして接続データ送出信号46がHIGHとなり、
データ送出部49が、データ識別信号51を接続データ
を示すHIGHを出力し(ただし、制御データを出力し
た後の場合、既にHIGHが出力されている。)、接続
データのバス出力44の内容を、データ送出部49内部
の書き込みイネーブル信号生成回路87(図11参照)
により、データが書き換えられた箇所のみ、接続データ
送信用シフトレジスタ89に書き込み、データ転送用ク
ロックを発生し、PLD部へ書き換えが行われたセル及
び配線の接続データのみデータ転送を開始する。なお、
書き換えが為されなかった送信用シフトレジスタについ
ては、クロックが供給されず、データはバイパス回路を
経て次段のシフトレジスタへ受け渡されることとなる。
【0065】接続データの転送タイミングチャートは、
図21及び図22に示すようなものとなる。
図21及び図22に示すようなものとなる。
【0066】セル接続記憶部56、60の接続データの
受信は、図24にタイミングチャートとして示すような
動作であり、接続制御部の構成を示す図14及び接続ス
イッチ情報記憶部の構成を示す図15を用いて説明する
と、接続データ送信区間を示すデータ識別信号104が
HIGHとなっており、また書き換えが行われる為、接
続データ書き込み信号119にHIGHが出力されてい
るとものとすると、データ入力(シリアル)106のデ
ータは、1セルに対する接続スイッチの数量分の並べら
れた接続スイッチ情報記憶部102a−102x内のシ
フトレジスタ135に、データ転送クロック131の立
ち上がりにてデータを順次サンプリングされる。またそ
の最終段の出力はスイッチ部データ出力105として、
セル接続制御部96に戻され、データ出力(シリアル)
100により別のセル接続記憶部等のデータ入力として
利用する。
受信は、図24にタイミングチャートとして示すような
動作であり、接続制御部の構成を示す図14及び接続ス
イッチ情報記憶部の構成を示す図15を用いて説明する
と、接続データ送信区間を示すデータ識別信号104が
HIGHとなっており、また書き換えが行われる為、接
続データ書き込み信号119にHIGHが出力されてい
るとものとすると、データ入力(シリアル)106のデ
ータは、1セルに対する接続スイッチの数量分の並べら
れた接続スイッチ情報記憶部102a−102x内のシ
フトレジスタ135に、データ転送クロック131の立
ち上がりにてデータを順次サンプリングされる。またそ
の最終段の出力はスイッチ部データ出力105として、
セル接続制御部96に戻され、データ出力(シリアル)
100により別のセル接続記憶部等のデータ入力として
利用する。
【0067】データの転送終了後にデータ識別信号10
4が立ち下がることによって、それぞれの接続スイッチ
情報記憶部102a−102x内のシフトレジスタ13
5の内容を、D型フリップフロップ137に書きみ、各
セル端子/配線接続スイッチ信号138へ反映される。
4が立ち下がることによって、それぞれの接続スイッチ
情報記憶部102a−102x内のシフトレジスタ13
5の内容を、D型フリップフロップ137に書きみ、各
セル端子/配線接続スイッチ信号138へ反映される。
【0068】また、配線間接続記憶部53の接続データ
受信動作はセル接続記憶部56、60と同一である。
受信動作はセル接続記憶部56、60と同一である。
【0069】書き換え分の接続データのデータ転送を完
了後、送信完了信号48を出力するとともに、データ識
別信号51にLOWに立ち下げ、配線間接続記憶部5
3、セル接続記憶部56、60の個々の接続スイッチ情
報記憶部(13及び図16参照)の書き換え部分のみ一
括で書き込みを行い、ぞの出力がそれぞれ配線間接続ス
イッチ21、ロジックセル端子接続スイッチ64、I/
Oセル端子接続スイッチ67へ伝播され論理の書き換え
を行う。
了後、送信完了信号48を出力するとともに、データ識
別信号51にLOWに立ち下げ、配線間接続記憶部5
3、セル接続記憶部56、60の個々の接続スイッチ情
報記憶部(13及び図16参照)の書き換え部分のみ一
括で書き込みを行い、ぞの出力がそれぞれ配線間接続ス
イッチ21、ロジックセル端子接続スイッチ64、I/
Oセル端子接続スイッチ67へ伝播され論理の書き換え
を行う。
【0070】書き換え完了後、書き換えたセルの入出力
を有効にするため、CPU命令等によりセルイネーブル
記憶バッファ42に、PLD内で書き換えようとするロ
ジックセル64及びI/Oセル67を対象セルのアドレ
スに出力及び入力をイネーブルにする制御データを書き
込み、全ての書き換え対象セルへの制御データを書き終
えた後、CPU命令等によりデータ送出タイミング発生
回路43の制御データ送信フラグを立て、制御データの
転送及び書き込みを行うことにより、新たに書き込んだ
回路が機能可能となる。
を有効にするため、CPU命令等によりセルイネーブル
記憶バッファ42に、PLD内で書き換えようとするロ
ジックセル64及びI/Oセル67を対象セルのアドレ
スに出力及び入力をイネーブルにする制御データを書き
込み、全ての書き換え対象セルへの制御データを書き終
えた後、CPU命令等によりデータ送出タイミング発生
回路43の制御データ送信フラグを立て、制御データの
転送及び書き込みを行うことにより、新たに書き込んだ
回路が機能可能となる。
【0071】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【0072】本発明の第1の効果として、PLD内の部
分的な書き換え及び追記が可能となる、ということであ
る。
分的な書き換え及び追記が可能となる、ということであ
る。
【0073】その理由は、本発明においては、PLDの
制御情報及び接続情報の記憶部がRAM等のメモリーと
同様に、ランダムアクセスを可能にしたことにより、P
LD内の任意の箇所のみの書き換えを可能としたたため
である。
制御情報及び接続情報の記憶部がRAM等のメモリーと
同様に、ランダムアクセスを可能にしたことにより、P
LD内の任意の箇所のみの書き換えを可能としたたため
である。
【0074】本発明の第2の効果として、同一PLD内
を部分動作させたまま書き換えることが可能である、と
いうことである。。
を部分動作させたまま書き換えることが可能である、と
いうことである。。
【0075】その理由は、本発明においては、PLD内
部のセル単位で入出力の制御が可能で、PLDの部分書
き換え時に書き換え部分がその他のPLD内外の回路へ
の電気的な影響を無くすことできるためである。
部のセル単位で入出力の制御が可能で、PLDの部分書
き換え時に書き換え部分がその他のPLD内外の回路へ
の電気的な影響を無くすことできるためである。
【0076】本発明の第3の効果として、CPUの命令
レベルでのPLDの書き換えが可能である、ということ
である。
レベルでのPLDの書き換えが可能である、ということ
である。
【0077】その理由は、本発明においては、PLDの
制御部及び接続情報の記憶部がCPUバスに直接接続さ
れているためである。
制御部及び接続情報の記憶部がCPUバスに直接接続さ
れているためである。
【0078】本発明の第4の効果として、従来のPLD
に比べ、PLDの書き込み時間の短縮が可能である、と
いうことである。
に比べ、PLDの書き込み時間の短縮が可能である、と
いうことである。
【0079】その理由は、本発明においては、書き込み
を行う箇所のみPLDへシリアルでデータを転送するシ
フトレジスタ型としたためである。
を行う箇所のみPLDへシリアルでデータを転送するシ
フトレジスタ型としたためである。
【0080】本発明の第5の効果として、PLD部のチ
ップサイズを小型化できる、ということである。
ップサイズを小型化できる、ということである。
【0081】その理由は、本発明において、シフトレジ
スタ型ではPLD内へ送るデータがシリアルで転送して
おり、全てパラレル転送しているRAM型に比べ、PL
D内部の配線数を大幅に削減できるためである。
スタ型ではPLD内へ送るデータがシリアルで転送して
おり、全てパラレル転送しているRAM型に比べ、PL
D内部の配線数を大幅に削減できるためである。
【図1】本発明の第一の実施例の構成を示す図である。
【図2】本発明の第一の実施例における接続記憶部、セ
ルイネーブル記憶バッファ等記憶部の構成を示す図であ
る。
ルイネーブル記憶バッファ等記憶部の構成を示す図であ
る。
【図3】本発明の第一の実施例におけるメモリセル部の
構成を示す図である。
構成を示す図である。
【図4】本発明の第一の実施例におけるメモリセルの構
成を示す図である。
成を示す図である。
【図5】本発明の第一の実施例におけるI/Oセル及び
I/Oセル端子接続スイッチの構成を示す図である。
I/Oセル端子接続スイッチの構成を示す図である。
【図6】本発明の第一の実施例におけるロジックセルの
構成を示す図である。
構成を示す図である。
【図7】本発明の第一の実施例におけるロジックセル端
子接続スイッチの構成を示す図である。
子接続スイッチの構成を示す図である。
【図8】本発明の第一の実施例における配線間接続スイ
ッチの構成を示す図である。
ッチの構成を示す図である。
【図9】本発明の第一の実施例における書き換え操作フ
ローを示す流れ図である。
ローを示す流れ図である。
【図10】本発明の第二の実施例の構成を示す図であ
る。
る。
【図11】本発明の第二の実施例におけるデータ送出部
の構成を示す図である。
の構成を示す図である。
【図12】本発明の第二の実施例における書き込みイネ
ーブル信号生成回路の一セルまたは一配線分の構成を示
す図である。
ーブル信号生成回路の一セルまたは一配線分の構成を示
す図である。
【図13】本発明の第二の実施例におけるセル接続記憶
部の構成を示す図である。
部の構成を示す図である。
【図14】本発明の第二の実施例における接続制御部の
構成を示す図である。
構成を示す図である。
【図15】本発明の第二の実施例における接続スイッチ
情報記憶部の構成を示す図である。
情報記憶部の構成を示す図である。
【図16】本発明の第二の実施例における配線間接続記
憶部の構成を示す図である。
憶部の構成を示す図である。
【図17】本発明の第二の実施例における接続制御部
(配線用)の構成を示す図である。
(配線用)の構成を示す図である。
【図18】本発明の第二の実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図19】本発明の第二の実施例におけるデータ送信の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図20】本発明の第二の実施例における制御データの
送信(配線部)及び書き込み動作を示すタイミングチャ
ートである。
送信(配線部)及び書き込み動作を示すタイミングチャ
ートである。
【図21】本発明の第二の実施例における接続データ送
信(セル1、セル3の接続書き換え例)を示すタイミン
グチャートである。
信(セル1、セル3の接続書き換え例)を示すタイミン
グチャートである。
【図22】本発明の第二の実施例における接続データ送
信及び書き込み動作を示すタイミングチャートである。
信及び書き込み動作を示すタイミングチャートである。
【図23】本発明の第二の実施例におけるセル接続制御
部の動作を示すタイミングチャートである(その1)。
部の動作を示すタイミングチャートである(その1)。
【図24】本発明の第二の実施例におけるセル接続制御
部の動作を示すタイミングチャートである(その2)。
部の動作を示すタイミングチャートである(その2)。
【図25】従来のPLD回路の構成を示す図である。
1 アドレスバス 2 データバス 3 コマンドバス 4 アドレスデコーダ 8 接続記憶部 9 セルイネーブル記憶バッファ 11 セルイネーブル記憶部 13 セルイネーブルタイミング発生回路 21 配線間接続スイッチ 22 ロジックセル接続スイッチ 24 ロジックセル 25 I/Oセル接続端子スイッチ 27 I/Oセル 32 I/Oセル端子接続スイッチ 33 I/Oセル 34 アドレスバス 35 データバス 36 コントロールバス 37 アドレスデコーダ 41 接続データ記憶バッファ 42 セルイネーブル記憶バッファ 43 データ送出タイミング発生回路 49 データ送出部 52 配線間接続スイッチ 53 配線間接続記憶部 54 ロジックセル端子接続スイッチ 57 I/Oセル端子接続スイッチ 56、60 セル接続記憶部 66 ロジックセル 69 I/Oセル 80 送信クロック生成部 85 制御データ送信用シフトレジスタ 87 書き込みイネーブル信号生成回路 89 接続データ送信用シフトレジスタ 96 接続記憶部 102 接続スイッチ情報記憶部 112、116、124 D型フリップフロップ(シフ
トレジスタ) 114、120、128 D型フリップフロップ 108 インバータ 110,118 ANDGE−TO 122,126 セレクタ 135、137 D型フリップフロップ 133 ANDゲート 201 メモリセル部 202 制御回路 203 プリチャージ回路 204 Xデコーダ 205 Yセレクタ 401、402 インバータ 403、404 パストランジスタ 405 バッファ 501 ANDゲート 502 出力バッファ 503 入力バッファ 601 ロジックセル 602〜604 出力バッファ 605〜608 ANDゲート 702 配線用接続記憶部 702 接続スイイチ情報記憶部 801 インバータ 802、805 ANDゲート 803、804 D型フリップフロップ 806、807 セレクタ 901 接続データ送出制御部 902 配線間接続記憶部 903 配線間接続スイッチ 904 ロジックセル接続記憶部 905 ロジックセル端子接続スイッチ 906 ロジックセル 907 I/Oセル接続記憶部 908 I/Oセル端子接続スイッチ 909 I/Oセル
トレジスタ) 114、120、128 D型フリップフロップ 108 インバータ 110,118 ANDGE−TO 122,126 セレクタ 135、137 D型フリップフロップ 133 ANDゲート 201 メモリセル部 202 制御回路 203 プリチャージ回路 204 Xデコーダ 205 Yセレクタ 401、402 インバータ 403、404 パストランジスタ 405 バッファ 501 ANDゲート 502 出力バッファ 503 入力バッファ 601 ロジックセル 602〜604 出力バッファ 605〜608 ANDゲート 702 配線用接続記憶部 702 接続スイイチ情報記憶部 801 インバータ 802、805 ANDゲート 803、804 D型フリップフロップ 806、807 セレクタ 901 接続データ送出制御部 902 配線間接続記憶部 903 配線間接続スイッチ 904 ロジックセル接続記憶部 905 ロジックセル端子接続スイッチ 906 ロジックセル 907 I/Oセル接続記憶部 908 I/Oセル端子接続スイッチ 909 I/Oセル
Claims (4)
- 【請求項1】PLD内配線間、ロジックセル、I/Oセ
ル相互に接続するスイッチ情報を記憶する接続記憶部
と、 前記ロジックセル及びI/Oセルの個々のセルに対する
入出力の制御を行うデータを一時的に格納するセルイネ
ーブル記憶バッファと、 前記ロジックセル及びI/Oセルの入出力制御データを
一括して変更するための前記セルイネーブル記憶バッフ
ァの内容を、セルイネーブル記憶部へ移すための書き込
み信号を発生するセルイネーブルタイミング発生回路
と、 を備え、 前記接続記憶部、前記セルイネーブル記憶バッファ、及
び、前記セルイネーブルタイミング発生回路はCPUか
らの命令でアクセスされ、 前記セルイネーブル記憶部からのセルイネーブル信号に
より、前記ロジックセル及びI/Oセルの個々のセルに
対する入力及び出力の制御を行い、PLDの部分書き換
え時に、書き換え部分がその他のPLD内外の回路への
電気的な影響を無くし、動作中の書き換えを可能とした
ことを特徴とするPLD回路。 - 【請求項2】前記接続記憶部が、メモリセルアレイから
なり、メモリセルへのデータ読み出し書き込み経路以外
に、前記メモリセルの記憶内容を出力するセル端子を備
え、前記セル端子から接続情報スイッチ信号が出力され
る、ことを特徴とする請求項1記載のPLD回路。 - 【請求項3】PLD内部配線で配線対配線の接続を選択
するスイッチ群で構成され、PLD内部配線のXまたは
Y方向いずれかの配線毎にグループ化し、1配線につき
前記接続記憶部のセル端子からの配線間接続用スイッチ
信号で制御される配線間接続スイッチと、 前記ロジックセル及びI/Oセルの個々のセルの入出力
とPLD内部の配線との接続を選択するスイッチ群で構
成されたロジックセル端子接続スイッチ及びI/Oセル
端子接続スイッチであって、前記接続記憶部のセル端子
からのロジックセル用接続情報スイッチ信号、I/Oセ
ル用接続情報スイッチ信号で制御されるロジックセル端
子接続スイッチ及びI/Oセル端子接続スイッチを備え
たことを特徴とする請求項2記載の請求項PLD回路。 - 【請求項4】接続データを記憶する接続データ記憶バッ
ファと、 制御データを記憶するセルイネーブル記憶バッファとデ
ータ送出タイミング発生回路と、 を備え、 前記データ送出タイミング発生回路は制御データ送出信
号と接続データ送出信号を出力し前記制御データ送出信
号と接続データ送出信号により、前記接続データ記憶バ
ッファと、前記セルイネーブル記憶バッファからの、接
続データの出力、制御データ出力の内容を、シリアルデ
ータとして、PLD内部の配線間接続記憶部、セル接続
記憶部に送出するために、転送データ出力、データ転送
クロック、及び転送中のデータが制御データであるか又
は接続データであるかを示すデータ識別信号を生成し、
さらにデータ転送が完了したことを知らせる送出完了信
号を出力するデータ送出部を備え、 前記データ送出タイミング発生回路は前記データ送出部
から出力される送信完了信号によりリセットされ、 前記配線間接続記憶部は、前記転送データ出力と前記デ
ータ転送クロックを受けて前記データ識別信号により、
配線間接続のための制御データと接続データに分離して
内部にバッファリングし、転送データは内部シフトレジ
スタを通り、後段のセル接続記憶部へのデータ受渡しの
ため転送データとして出力し、 前記セル接続記憶部は、セル毎の制御データとしてロジ
ックセルまたはI/Oセルの入出力制御情報を記憶し、
その内容をセルイネーブル信号として前記ロジックセル
または前記I/Oセルに出力する、ことを特徴とするP
LD回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10041111A JP2891979B1 (ja) | 1998-02-06 | 1998-02-06 | 部分書き換え可能なpld |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10041111A JP2891979B1 (ja) | 1998-02-06 | 1998-02-06 | 部分書き換え可能なpld |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2891979B1 JP2891979B1 (ja) | 1999-05-17 |
JPH11225063A true JPH11225063A (ja) | 1999-08-17 |
Family
ID=12599376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10041111A Expired - Lifetime JP2891979B1 (ja) | 1998-02-06 | 1998-02-06 | 部分書き換え可能なpld |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2891979B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001039376A1 (fr) * | 1999-11-26 | 2001-05-31 | Matsushita Electric Industrial Co., Ltd. | Dispositif a logique programmable et procede de programmation |
JP2002289787A (ja) * | 2001-03-28 | 2002-10-04 | Sony Corp | 半導体装置 |
JP2009129163A (ja) * | 2007-11-22 | 2009-06-11 | Fuji Xerox Co Ltd | データ処理装置及びデータ処理プログラム |
JP2010251925A (ja) * | 2009-04-13 | 2010-11-04 | Canon Inc | データ処理装置及びその制御方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6882555B2 (en) * | 2003-06-18 | 2005-04-19 | Lattice Semiconductor Corporation | Bi-directional buffering for memory data lines |
-
1998
- 1998-02-06 JP JP10041111A patent/JP2891979B1/ja not_active Expired - Lifetime
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WO2001039376A1 (fr) * | 1999-11-26 | 2001-05-31 | Matsushita Electric Industrial Co., Ltd. | Dispositif a logique programmable et procede de programmation |
US6717435B1 (en) | 1999-11-26 | 2004-04-06 | Matsushita Electric Industrial Co., Ltd. | Programmable logic device and programming method |
KR100716395B1 (ko) * | 1999-11-26 | 2007-05-11 | 마츠시타 덴끼 산교 가부시키가이샤 | 프로그램형 논리소자 및 프로그래밍 방법 |
JP2002289787A (ja) * | 2001-03-28 | 2002-10-04 | Sony Corp | 半導体装置 |
JP2009129163A (ja) * | 2007-11-22 | 2009-06-11 | Fuji Xerox Co Ltd | データ処理装置及びデータ処理プログラム |
JP2010251925A (ja) * | 2009-04-13 | 2010-11-04 | Canon Inc | データ処理装置及びその制御方法 |
US8745564B2 (en) | 2009-04-13 | 2014-06-03 | Canon Kabushiki Kaisha | Data processing apparatus and method for controlling the apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP2891979B1 (ja) | 1999-05-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990126 |