KR100716395B1 - 프로그램형 논리소자 및 프로그래밍 방법 - Google Patents

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Abstract

프로그램형 논리소자(PLD)의 논리설정데이터를 메모리로부터 전송하기 전에, PLD 외부 핀의 초기상태를 정의하기 위한 핀 설정데이터를 전송하여 전 외부 핀의 설정을 실행함으로써, PLD 주변의 논리회로에로의 부정상태 전파를 방지한다. 또 논리설정데이터를 시스템의 안정동작에 필요한 기능을 정의하기 위한 최소한 논리설정데이터와, 그 이외의 기능을 포함하는 모든 기능을 정의하기 위한 완전 논리설정데이터로 분할하고, 전자를 우선적으로 전송하는 것으로 시스템 기동 시의 PLD 부정상태 기간을 단축시킴으로써, 기존 시스템에 조립시킬 경우의 기동 시 불안정성을 해소한다.
프로그램형 논리소자(PLD)

Description

프로그램형 논리소자 및 프로그래밍 방법{PROGRAMMABLE LOGIC DEVICE AND PROGRAMMING METHOD}
본 발명은 프로그램형 논리소자(PLD)와, 그 프로그래밍 방법에 관한 것이다.
최근, 회로구성을 자유롭게 프로그래밍 할 수 있는 PLD가 폭 넓게 사용되고 있다. PLD 내부의 메모리영역 또는 외부메모리에 프로그램 데이터가 저장되어 있어, PLD에 전원이 투입됐을 때나 리셋이 걸렸을 때에 프로그램 데이터를 내부논리회로에 전송함으로써, 당해 PLD의 기능설정이 달성된다.
예를 들어, 미국특허 제 4,870,302호에는, 내부논리회로(배선 포함)의 구성(configuration)을 자유롭게 설정할 수 있는 PLD의 일례가 개시되어 있다.
종래 PLD의 제 1 상태는 전원투입으로부터의 초기상태, 제 2 상태는 프로그램 데이터의 전송상태, 제 3 상태는 정상(定常)상태이다. 제 2 상태(전송상태)까지의 기간 중은 PLD 외부 핀의 상태 및 내부 논리회로의 상태가 부정(不定)상태이며, 전 프로그램 데이터의 전송완료 후에 정상상태로 되어 처음으로 외부 핀의 상태 및 내부 논리회로의 상태가 확정된다.
상기 제 2 상태(전송상태)는 PLD의 회로규모가 확대됨과 동시에 길어지며, 이에 수반하여 외부 핀 및 내부 논리회로의 부정상태 기간이 길어지게 된다. 종래 이와 같은 부정상태가 PLD 주변의 논리회로로 전송 운반되어, 시스템 전체의 안정성 저하를 초래했다. 특히 퍼스널컴퓨터와 같은 전자회로 시스템 내에 존재하는 버스에 PLD를 접속하는 구성을 취하는 경우에, 시스템을 기동시킨 후 PLD 상태가 확정되는 것을 기다려, 다시 시스템 전체를 초기화해야 했으며, 기존의 확정된 기동시퀀스를 가진 시스템 중의 버스로 PLD를 접속하는 것은 어려웠다.
상기 부정상태의 회피책으로서, PLD와 논리회로 사이에 송수신기(transceiver)를 삽입하고, 송수신기에서 부정상태의 전파를 억제시키는 것도 가능하지만, 이 경우 부품 점수의 증가와 더불어 접속지연의 증대, 또 PLD 상태가 확정되기까지 논리회로가 PLD 상태를 참조할 수 없었다는 문제가 있다.
본 발명은, 상기 과제에 감안하여 이루어진 것으로서, 그 목적은 시스템 기동 시의 PLD 부정상태 기간을 단축시키는 데 있다.
상기 과제를 해결하기 위하여 본 발명에서는, 프로그램 데이터를, 복수의 외부 핀의 각각의 초기상태를 정의하기 위한 핀 설정 데이터블록과, 내부논리회로의 기능을 정의하기 위한 논리설정 데이터블록으로 분할하고, 또한, 논리설정 데이터블록을 시스템의 기동 시에 필요한 일부의 내부 논리회로의 기능(시스템의 안정 동작에 필요한 기능)을 정의하기 위한 완전논리설정 데이터블록으로 분할하도록 하였다. 그리고 PLD에 대한 최소한 논리설정 데이터블록의 전송 완료 후에, 당해 PLD에 대한 완전 논리설정 데이터블록의 전송에 앞서, 시스템 중의 논리회로가 당해 PLD로부터 정보를 수신할 수 있도록 정상 상태로 이행하는 것으로 하였다. 이에 의해, 시스템 기동 시에 주변 논리회로가 PLD의 상태를 조기에 참조할 수 있게 된다.
또, 상기 최소한 논리설정 데이터블록에 선행하여 핀 설정 데이터블록을 PLD가 수신하는 것으로 하면, 시스템의 기동 시에 PLD의 내부 핀의 상태를 조기에 확정한다.
또, PLD의 복수의 외부 핀 중 「출력」의 속성이 설정된 외부 핀의 논리 레벨을 고정하기 위한 정보를 상기 핀 설정 데이터블록으로 하면, PLD의 내부 상태가 부정(미 정의)이라도 이 부정상태가 논리회로에 전파되는 일은 없다.
도 1은 본 발명에 관한 PLD를 이용한 시스템 구성예를 나타내는 블록도.
도 2는 도 1 중의 PLD 내부구성예를 나타내는 블록도.
도 3은 도 2 중 논리배열의 내부구성예를 나타내는 블록도.
도 4는 도 1 중 메모리회로의 저장데이터 예를 나타내는 개념도.
도 5는 도 1의 시스템 기동 시의 상태천이를 나타내는 흐름도.
도 1은 본 발명에 관한 PLD를 이용한 시스템의 구성예를 나타낸다. 도 1의 시스템은, 각각 전원전압(Vdd 및 Vss) 및 리셋(RST)신호의 공급을 받는, PLD(10)와, 메모리회로(11)와, 논리회로(12)를 구비한다. RST신호는 시스템의 전원 투입 시 등에 일정시간만큼 액티브레벨(H레벨)을 유지하도록 구성된다. 메모리회로(11)는 PLD(10)에 설정해야 할 프로그램 데이터를 저장한, 기입변환 가능한 불휘발성 메모리(예를 들어 1M비트 용량)와, 클록생성기와, 상태관리를 위한 유닛을 내장한 것이며, 클록(CLK)신호와, 제어(CTL)신호와, 데이터(DT)신호를 PLD(10)에 공급한다. PLD(10)는, CTL신호가 액티브레벨(L레벨)을 유지하는 동안, 프로그램 데이터를 표시하는 DT신호를 CLK신호로 동기시켜 수취한다. 예를 들어 마이크로프로세서를 포함하는 논리회로(12)는, 프로그래밍이 완료된 PLD(10)와 협동하여 일정한 시스템 기능을 달성한다.
도 2는 도 1 중의 PLD(10) 내부 구성예를 나타낸다. PLD(10)는, 실제로는 다수의 논리배열(프로그램형 내부논리회로 유닛)을 내장한 것이지만, 도 2에서는 설명의 간략화를 위해 제 1 및 제 2 논리배열(20, 30)만을 나타낸다. 또 PLD(10)는, 실제로는 논리회로(12)와의 접속을 위한 다수의 외부 핀(예를 들어 240핀)을 갖는 것이지만, 도 2에서는 설명의 간략화를 위해 2 개의 외부 핀(24, 34)만을 나타낸다. 제 1 논리배열(20)은, 선택기(22)를 내장한 외부 핀 제어회로(21)와, I/O패드(23)를 개재하고 외부 핀(24)에 접속되며, 제 2 논리배열(30)은, 선택기(32)를 내장한 외부 핀 제어회로(31)와, I/O패드(33)를 개재하고 외부 핀(34)에 접속된다. 선택기(22)는 외부 핀(24)이 출력 핀으로서 사용되는 경우에, 시스템 기동 시에는 H 또는 L의 고정 레벨을, 최종적으로는 제 1 논리배열(20)의 출력을 각각 I/O패드(23)에 선택적으로 전달하는 것이다. 선택기(32)는 외부 핀(34)이 출력 핀으로서 사용되는 경우에, 시스템 기동 시에는 H 또는 L의 고정 레벨을, 최종적으로는 제 2 논리배열(30)의 출력을 각각 I/O패드(33)에 선택적으로 전달하는 것이다. 양 논리배열(20, 30) 사이의 정보교환은, 간선버스(40)를 통해 실행된다. 도 2의 PLD(10)는 또한 메모리회로(11)로부터 주어진 CLK신호, CTL신호 및 DT신호를 수취하는 PLD제어회로(41)를 구비한다. PLD제어회로(41)는, CTL신호가 액티브레벨(L레벨)을 유지하는 사이에 CLK신호에 동기하여 DT신호를 수취하고, 제 1 및 제 2 논리배열(20, 30), 그리고 외부 핀 제어회로(21, 31)에 프로그램 데이터를 공급한다. 또 PLD(10)의 각 내부회로는, H레벨의 RST신호에 의해 초기화되게 구성된다.
도 3은 도 2 중의 제 1 논리배열(20)의 내부구성예를 나타낸다. 이 논리배열(20)은, 다수의 논리유닛(50)을 구비한다. 각 논리유닛(50)은, 프로그램형 논리요소(51)와 선택기(52)로 구성된다. 선택기(52)의 제 1 입력은 당해 논리유닛(50) 중의 논리요소(51)의 출력을 간선버스(40)에 전달하는 것이며, 선택기(52)의 제 2 입력은 인접 논리유닛의 출력을 간선버스(40)에 직접 전달하기 위한 바이패스선(53)에 접속된다. 논리배열(20)은 간선버스(40)로부터 수취한 정보의 바이패스 경로를 형성하기 위한 선택기(도시 생략)도 구비한다. 도 2 중의 제 2 논리배열(30)도 마찬가지의 바이패스 경로를 구비한다.
도 4는 도 1 중의 메모리회로(11)의 저장데이터 예를 나타낸다. 도 4에 나타낸 바와 같이 프로그램 데이터는, 어드레스가 작은 쪽으로부터 차례로, 외부 핀(24, 34) 각각의 초기상태를 정의하기 위한 핀 설정 데이터블록(60)과, 시스템 기동 시 필요한 일부 내부논리회로(제 1 논리배열(20))의 기능을 정의하기 위한 최소한 논리설정 데이터블록(61)과, 전체 내부논리회로(제 1 및 제 2 논리배열(20, 30))의 기능을 정의하기 위한 완전논리설정 데이터블록(62)으로 분할된다. 최소한 논리설정 데이터블록(61)에 저장된 프로그램 데이터는, 제 2 논리배열(30)을 사용하지 않고 제 1 논리배열(20)만으로 시스템 기동 시에 필요한 PLD(10) 기능을 실현할 수 있도록 작성된다.
도 5는, 도 1의 시스템 기동 시의 상태천이를 나타낸다. 제 1 상태(S1)는 초기상태이며, 제 2 상태(S2)는 핀 설정 데이터블록(60)의 전송상태이고, 제 3 상태(S3)는 최소한 논리설정 데이터블록(61)의 전송상태이며, 제 4 상태(S4)는 시 스템 기동 시에 필요한 기능이 PLD(10)에 설정 완료된 제 1차 정상상태이고, 제 5 상태(S5)는 완전 논리설정 데이터블록(62)의 전송상태이며, 제 6 상태(S6)는 PLD(10)의 모든 기능이 설정 완료된 제 2차 정상상태이다. 이하 각 상태에 대하여 순차 설명하기로 한다.
도 1의 시스템 전원이 투입됐을 때, 즉 시스템 기동 시에는, RST신호가 일정 시간만큼 액티브레벨(H레벨)을 유지한다. 메모리회로(11)는, 전원 투입에 응답하여 CLK신호 공급을 개시하고, 또 H레벨의 RST신호에 응답하여 CTL신호를 비 액티브레벨(H레벨)로 유지한다. 이 상태가 제 1 상태(S1), 즉 초기상태이다. PLD(10) 내부에서는 H레벨의 RST신호에 응답하여, 제 1 및 제 2 논리배열(20, 30) 각각 중에서 모든 선택기(52)가 바이패스선(53)을 선택한다. 따라서 모든 논리요소(51)가 간선버스(40)로부터 분리된다. 외부 핀 제어회로(21, 31)는, 모든 외부 핀(24, 34)의 속성을 「입력」으로 설정하고, 또 모든 선택기(22, 32)에 L레벨의 고정입력을 선택시킨다. 단 모든 선택기(22, 32)에 H레벨의 고정입력을 선택시키도록 해도 된다.
RST신호가 비 액티브레벨(L레벨)로 되면, 메모리회로(11)는, CTL신호를 액티브레벨(L레벨)로 변경함과 더불어, CLK신호 공급을 계속하면서 이 CLK신호에 동기하여, 핀 설정 데이터블록(60)에 관한 DT신호를 PLD(10)에 순차 부여한다. 이 상태가 제 2 상태(S2)이다. PLD(10) 내부에서는 PLD제어회로(41)가, L레벨의 CTL신호를 확인하면서 CLK신호에 동기하여 DT신호를 수취하고, 외부 핀 제어회로(21, 31)에 핀 설정데이터를 공급한다. 이 핀 설정데이터는, 각 핀에 대하여 핀 속성 및 핀 값이 1조로 된 데이터이다. 이로써 모든 외부 핀(24, 34)의 상태가 확정된다. 특히 「출력」속성이 설정된 외부 핀의 논리레벨이 소정의 핀 값(선택기(22 또는 32)에 의해 선택된 H 또는 L의 고정레벨)으로 확정되므로, 제 1 및 제 2 논리배열(20, 30)이 모두 부정(미정의)상태인 채라도, 이 부정상태가 논리회로(12)에 전송 운반되는 일은 없다.
모든 외부 핀(24, 34)의 상태설정이 완료되면, 제 3 상태(S3)로 이행한다. 제 3 상태(S3)에서는 메모리회로(11)가, CTL신호를 액티브레벨(L레벨)로 유지하면서 CLK신호에 동기하여, 최소한 논리설정 데이터블록(61)에 관한 DT신호를 PLD(10)에 순차 부여한다. PLD(10) 내부에서는 PLD제어회로(41)가 L레벨의 CTL신호를 확인하면서 CLK신호에 동기하여 DT신호를 수취하고, 제 1 논리배열(20)에 최소한 논리설정 데이터를 공급한다. 이로써 시스템 기동 시에 필요한 기능(시스템 안정동작에 필요한 기능)을 실현하기 위한 제 1 논리배열(20)의 회로구성이 확정된다. 단 제 2 논리배열(30)은 부정상태인 채이다.
최소한 논리설정 데이터블록(61)의 전송이 완료되면, 메모리회로(11)는, CTL신호를 일단 비 액티브레벨(H레벨)로 되돌린다. 이 상태가 제 4 상태(S4), 즉 제 1차 정상상태이다. 이미 기능이 확정된 제 1 논리배열(20)은, 제 2 논리배열(30) 중의 바이패스 경로를 거쳐 외부 핀(34)으로 액세스하는 것도 가능하다. 도 1 중의 논리회로(12)는 제 1차 정상상태인 PLD(10)로부터, 외부 핀(24, 34)을 통해 정보를 수취할 수 있다. 따라서, PLD(10) 상태에 따른 논리회로(12)의 초기화가 가능하다.
시스템이 PLD(10)의 모든 기능을 사용하는 단계로 되면, 메모리회로(11)는 CTL신호를 액티브레벨(L레벨)로 되돌림과 더불어, CLK신호에 동기하여 완전논리설정 데이터블록(62)에 관한 DT신호를 PLD(10)에 순차 부여한다. 이 상태가 제 5 상태(S5)이다. PLD(10) 내부에서는 PLD제어회로(41)가, L레벨의 CTL신호를 확인하면서 CLK신호에 동기하여 DT신호를 수취하고, 제 1 및 제 2 논리배열(20, 30)에 완전논리설정 데이터를 공급한다. 이로써 제 1 및 제 2 논리배열(20, 30)의 최종적인 회로구성이 확정된다.
완전논리설정 데이터블록(62)의 전송이 완료되면, 메모리회로(11)는 CTL신호를 비 액티브레벨(H레벨)로 되돌린다. 이 상태가 제 6 상태(S6), 즉 제 2차 정상상태이다. 이 이후는, 논리회로(12)와, 프로그래밍이 완료된 PLD(10)가 협동하여 일정한 시스템기능을 달성한다.
이상과 같이, 본 발명에 관한 PLD(10)를 구비한 시스템에서는, 핀 설정 데이터블록(60)의 전송이 제 2 상태(S2)에서 조기에 완료되므로, 시스템 기동 시의 PLD(10) 부정상태 기간이 단축된다. 더욱이 완전논리설정 데이터블록(62)에 선행된 최소한 논리설정 데이터블록(61)의 전송이 제 3 상태(S3)에서 완료되므로, 시스템 기동 시에 논리회로(12)가 PLD(10) 상태를 조기에 참조할 수 있게 된다. 핀 설정 데이터블록(60)의 데이터 수는 PLD(10) 외부 핀 수에 따라, 또 최소한 논리설정 데이터블록(61)의 데이터 수는 PLD(10) 내부논리회로의 규모나 시스템 사양에 따라 각각 증감한다.
본 발명에 의하면, 논리설정 데이터블록에 선행하여 핀 설정 데이터블록을 PLD가 수취하는 것으로 하므로, 시스템 기동 시의 PLD 부정상태 기간이 단축된다.
또 본 발명에 의하면, 완전논리설정 데이터블록에 선행하여 최소한 논리설정 데이터블록을 PLD가 수취하는 것으로 하므로, 시스템 기동 시에 주변논리회로가 PLD 상태를 조기에 참조할 수 있게 된다. 특히 퍼스널컴퓨터와 같은 전자회로 시스템 내에 존재하는 버스에 PLD를 접속하는 구성을 취하는 경우라도, 디바이스인식 시스템이 빠른 단계에서 PLD 상태를 참조할 수 있게 된다.

Claims (6)

  1. 프로그램형 논리소자(PLD)의 설정방법으로,
    상기 PLD의 모든 내부 논리회로 중 상기 PLD를 포함하는 시스템의 기동 시에 필요한 일부의 내부 논리회로의 기능을 정의하기 위한 최소한 논리설정 데이터블록을 상기 PLD에 전송하는 단계와,
    상기 최소한 논리설정 데이터블록의 전송 완료 후에, 상기 시스템 중의 논리회로가 상기 PLD로부터 정보를 수신할 수 있도록 정상 상태로 이행하는 단계와,
    상기 정상 상태를 일시 정지하고, 상기 PLD 모든 내부 논리회로의 기능을 정의하기 위한 완전 논리설정 데이터블록을 상기 PLD에 전송하는 단계를 구비하는 것을 특징으로 하는 방법.
  2. 프로그램형 논리소자(PLD)의 설정방법으로,
    상기 PLD의 복수의 외부 핀의 각각의 초기상태를 정의하기 위한 핀 설정 데이터블록을 상기 PLD에 전송하는 단계와,
    상기 핀 설정 데이터블록의 전송 완료 후에, 상기 PLD의 모든 내부논리회로 중, 상기 PLD를 포함하는 시스템의 기동 시에 필요한 일부의 내부논리회로의 기능을 정의하기 위한 최소한 논리설정 데이터블록을 상기 PLD에 전송하는 단계와,
    상기 최소한 논리설정 데이터블록의 전송 완료 후에, 상기 시스템 중의 논리회로가 상기 PLD로부터 정보를 수신할 수 있도록 정상 상태로 이행하는 단계와,
    상기 정상 상태를 일시 정지하고, 상기 PLD의 모든 내부논리회로의 기능을 정의하기 위한 완전논리설정 데이터블록을 상기 PLD에 전송하는 단계를 구비하는 것을 특징으로 하는 방법.
  3. 프로그램형 논리소자(PLD)의 설정방법으로서,
    상기 PLD의 복수의 외부 핀 중 「출력」의 속성이 설정된 외부 핀의 논리 레벨을 고정하기 위한 핀 설정 데이터블록을 상기 PLD에 전송하는 단계와,
    상기 핀 설정 데이터블록의 전송 완료 후에, 상기 PLD의 모든 내부논리회로 중, 상기 PLD를 포함하는 시스템의 기동 시에 필요한 일부의 내부논리회로의 기능을 정의하기 위한 최소한 논리설정 데이터블록을 상기 PLD에 전송하는 단계와,
    상기 최소한 논리설정 데이터블록의 전송 완료 후에, 상기 PLD의 모든 내부논리회로의 기능을 정의하기 위한 완전논리설정 데이터블록을 상기 PLD에 전송하는 단계를 구비하는 것을 특징으로 하는 방법.
  4. 삭제
  5. 삭제
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