JPH1174360A - 半導体論理回路装置 - Google Patents
半導体論理回路装置Info
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Abstract
(57)【要約】
【課題】ＲＡＭを利用したＦＰＧＡでは、論理回路情報
の転送時間が長いことが問題であり、ＥＥＰＲＯＭを利
用したＦＰＧＡでは、論理回路情報の消去及び書込み時
間（＝転送時間）がかかることが問題である。 【解決手段】上記課題を解決するために、複数の論理回
路１２、１３と記憶回路１０、１１を設け、動作中の論
理回路１２、１３以外の記憶回路１０、１１に論理回路
情報を転送し、転送が完了した後に動作中の論理回路１
２、１３と切り替えることで、動作上転送時間が存在し
ないようにＦＰＧＡを機能させる。
の転送時間が長いことが問題であり、ＥＥＰＲＯＭを利
用したＦＰＧＡでは、論理回路情報の消去及び書込み時
間（＝転送時間）がかかることが問題である。 【解決手段】上記課題を解決するために、複数の論理回
路１２、１３と記憶回路１０、１１を設け、動作中の論
理回路１２、１３以外の記憶回路１０、１１に論理回路
情報を転送し、転送が完了した後に動作中の論理回路１
２、１３と切り替えることで、動作上転送時間が存在し
ないようにＦＰＧＡを機能させる。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップフロップ
と電気的書き込みまたは消去可能な記憶素子からなる記
憶回路を外部から変更することが可能な論理回路であっ
て、フィールドプログラマブルゲートアレイ（以下、Ｆ
ＰＧＡという。）と呼称されている半導体装置に関す
る。
と電気的書き込みまたは消去可能な記憶素子からなる記
憶回路を外部から変更することが可能な論理回路であっ
て、フィールドプログラマブルゲートアレイ（以下、Ｆ
ＰＧＡという。）と呼称されている半導体装置に関す
る。
【０００２】
【従来の技術】ＦＰＧＡは、第３図の例に示すように、
論理回路の設定を記憶素子により実現するもので、揮発
性記憶素子（以下、ＲＡＭという。）または、書き込み
可能で消去不可能な不揮発性記憶素子（以下、ＰＲＯＭ
という。）または、書き込み、消去可能な不揮発性記憶
素子（以下、ＥＰＲＯＭという。）または、電気的に書
き込み、消去可能なもの（以下、ＥＥＰＲＯＭという）
が使用される。
論理回路の設定を記憶素子により実現するもので、揮発
性記憶素子（以下、ＲＡＭという。）または、書き込み
可能で消去不可能な不揮発性記憶素子（以下、ＰＲＯＭ
という。）または、書き込み、消去可能な不揮発性記憶
素子（以下、ＥＰＲＯＭという。）または、電気的に書
き込み、消去可能なもの（以下、ＥＥＰＲＯＭという）
が使用される。
【０００３】論理回路は、第２図ａの例のようにパター
ン発生回路７及びマルチプレクサ６・８とフリップフロ
ップで構成された回路を最小構成とする回路アレイであ
り、各回路は記憶回路の情報により論理が決定される。
入出力回路は、第２図ｂの例のように、フリップフロッ
プとマルチプレクサ及びバッファーから構成され、入出
力信号の保持とドライブを実施し、端子機能の決定は、
記憶回路の情報により設定される。
ン発生回路７及びマルチプレクサ６・８とフリップフロ
ップで構成された回路を最小構成とする回路アレイであ
り、各回路は記憶回路の情報により論理が決定される。
入出力回路は、第２図ｂの例のように、フリップフロッ
プとマルチプレクサ及びバッファーから構成され、入出
力信号の保持とドライブを実施し、端子機能の決定は、
記憶回路の情報により設定される。
【０００４】従来よりＦＰＧＡの用途は、将来機能を変
更する予定のある電子機器であったり、設計段階で回路
変更が頻繁に実施される場合などに利用され、機器を停
止状態もしくは、回路変更が可能な特殊な状態で変更作
業を実施していた。また回路を動作中に変更するという
実時間回路変更用途への利用を想定したものは存在せ
ず、ハードウエアの変更をしなくても論理回路情報を転
送することで回路の更新ができる利点を活用するのみで
あった。
更する予定のある電子機器であったり、設計段階で回路
変更が頻繁に実施される場合などに利用され、機器を停
止状態もしくは、回路変更が可能な特殊な状態で変更作
業を実施していた。また回路を動作中に変更するという
実時間回路変更用途への利用を想定したものは存在せ
ず、ハードウエアの変更をしなくても論理回路情報を転
送することで回路の更新ができる利点を活用するのみで
あった。
【０００５】ＲＡＭを利用したものはＦＰＧＡの外部に
不揮発性記憶素子（以下、ＲＯＭという。）を接続して
論理回路情報を転送する他に、コンピュータと接続して
論理回路情報を転送して使用する方法がある。 時間的
な回路変更の手順は、旧回路の動作停止、新回路の情報
転送、回路変更時の過渡時間待ち、新回路の動作とな
る。
不揮発性記憶素子（以下、ＲＯＭという。）を接続して
論理回路情報を転送する他に、コンピュータと接続して
論理回路情報を転送して使用する方法がある。 時間的
な回路変更の手順は、旧回路の動作停止、新回路の情報
転送、回路変更時の過渡時間待ち、新回路の動作とな
る。
【０００６】ＥＥＰＲＯＭを利用したものは、ＦＰＧＡ
内部に論理回路情報を保存しておくことが可能であり、
回路変更時外部から回路情報の消去、書き込みを実施す
る。時間的な回路変更の手順は、旧回路の動作停止、旧
記憶情報の消去、新回路の情報書き込み、新回路の動作
となる。
内部に論理回路情報を保存しておくことが可能であり、
回路変更時外部から回路情報の消去、書き込みを実施す
る。時間的な回路変更の手順は、旧回路の動作停止、旧
記憶情報の消去、新回路の情報書き込み、新回路の動作
となる。
【０００７】ＲＡＭを使用したＦＰＧＡは、論理回路情
報の転送中、及び、過渡時間は、回路動作を停止させて
おく必要がある。ＥＥＰＲＯＭを利用したＦＰＧＡは、
論理回路情報の消去中、書き込み中、及び、過渡時間
は、回路動作を停止させておく必要がある。
報の転送中、及び、過渡時間は、回路動作を停止させて
おく必要がある。ＥＥＰＲＯＭを利用したＦＰＧＡは、
論理回路情報の消去中、書き込み中、及び、過渡時間
は、回路動作を停止させておく必要がある。
【０００８】
【発明が解決しようとする課題】第１の問題点は、ＲＡ
Ｍを利用したＦＰＧＡでは、論理回路情報の転送時間で
あり、ＥＥＰＲＯＭを利用したＦＰＧＡでは、論理回路
情報の消去及び書き込み時間である。その理由は、転送
や書き込み中、ＦＰＧＡの論理回路が不確定となるた
め、動作を停止しなければならないからであり、連続し
た制御を不可能とする。（論理回路情報のＲＡＭにおけ
る転送時間及び、ＥＥＰＲＯＭの消去、書き込み時間
は、以下、転送時間と表記する）転送時間は、転送方法
及びＦＰＧＡの収容可能な回路の大きさや構成方法によ
って様々であるが、一例として直列転送で８Ｋビットの
論理回路情報（約６０００ゲート規模のＦＰＧＡ）を２
０ＭＨｚのクロックにより転送すると約４００μ秒の時
間を必要とする。８ビット並列で同様の転送をしても約
５０μ秒必要であり、その間ＦＰＧＡの動作を停止させ
なければならない。５０Ｋゲートの規模になると直列転
送で３〜４ｍ秒の停止となる。
Ｍを利用したＦＰＧＡでは、論理回路情報の転送時間で
あり、ＥＥＰＲＯＭを利用したＦＰＧＡでは、論理回路
情報の消去及び書き込み時間である。その理由は、転送
や書き込み中、ＦＰＧＡの論理回路が不確定となるた
め、動作を停止しなければならないからであり、連続し
た制御を不可能とする。（論理回路情報のＲＡＭにおけ
る転送時間及び、ＥＥＰＲＯＭの消去、書き込み時間
は、以下、転送時間と表記する）転送時間は、転送方法
及びＦＰＧＡの収容可能な回路の大きさや構成方法によ
って様々であるが、一例として直列転送で８Ｋビットの
論理回路情報（約６０００ゲート規模のＦＰＧＡ）を２
０ＭＨｚのクロックにより転送すると約４００μ秒の時
間を必要とする。８ビット並列で同様の転送をしても約
５０μ秒必要であり、その間ＦＰＧＡの動作を停止させ
なければならない。５０Ｋゲートの規模になると直列転
送で３〜４ｍ秒の停止となる。
【０００９】第２の問題点は、回路切り替え時の過渡的
な出力信号の変動である。同じ出力状態をもった回路情
報に変更してもＦＰＧＡの回路構成を変更している間は
出力論理が不定となることは避けられない。その理由
は、ＦＰＧＡが論理回路情報により内部のフリップフロ
ップや、パターン発生器の信号線接続を決定する方式で
あるため、個々の制御する論理部品により変更動作時間
が異なることから発生する過渡的な不安定状態が原因と
なる。また、フリップフロップの状態を設定するのに一
定の時間と初期設定回路が必要であり、初期設定中は出
力不定となる。過渡的な変動をさけるための時間（以
下、過渡時間という）は、ＦＰＧＡ自体の設計にもよる
が、１００ｎ秒程度は必要となる。
な出力信号の変動である。同じ出力状態をもった回路情
報に変更してもＦＰＧＡの回路構成を変更している間は
出力論理が不定となることは避けられない。その理由
は、ＦＰＧＡが論理回路情報により内部のフリップフロ
ップや、パターン発生器の信号線接続を決定する方式で
あるため、個々の制御する論理部品により変更動作時間
が異なることから発生する過渡的な不安定状態が原因と
なる。また、フリップフロップの状態を設定するのに一
定の時間と初期設定回路が必要であり、初期設定中は出
力不定となる。過渡的な変動をさけるための時間（以
下、過渡時間という）は、ＦＰＧＡ自体の設計にもよる
が、１００ｎ秒程度は必要となる。
【００１０】第３の問題点は、くり返し同じ回路が使用
されるような時分割回路変更を必要とする使用方法の場
合で、記憶回路の回路情報がすでに別の回路に書き換え
られている時には、回路情報制御部を通して論理回路情
報を記憶部に書き込まなければならない。この場合に
は、論理回路の状態が初期化されることになり、以前の
論理回路の遷移状態を継承することができない。
されるような時分割回路変更を必要とする使用方法の場
合で、記憶回路の回路情報がすでに別の回路に書き換え
られている時には、回路情報制御部を通して論理回路情
報を記憶部に書き込まなければならない。この場合に
は、論理回路の状態が初期化されることになり、以前の
論理回路の遷移状態を継承することができない。
【００１１】第４の問題点は、回路変更のタイミングで
あり、論理回路の内部及び外部の状況を判断し、入出力
に影響が出ないタイミングでの切り替えが必要となる。
タイミングを無視できる方法として、１連の作業をする
論理回路を、一定のサイクル内で幾つかの区間に分割
し、より複雑な論理回路として入出力結合する手法も考
えられるが、定時間時分割による信号ディレイ等が発生
する他に、不必要な回路変更が固定的に発生し、消費電
力の増加等も懸念され実用的でない。
あり、論理回路の内部及び外部の状況を判断し、入出力
に影響が出ないタイミングでの切り替えが必要となる。
タイミングを無視できる方法として、１連の作業をする
論理回路を、一定のサイクル内で幾つかの区間に分割
し、より複雑な論理回路として入出力結合する手法も考
えられるが、定時間時分割による信号ディレイ等が発生
する他に、不必要な回路変更が固定的に発生し、消費電
力の増加等も懸念され実用的でない。
【００１２】
【課題を解決するための手段】本発明のＦＰＧＡは、論
理回路情報の転送時間の問題を解決するために、複数の
論理回路と記憶回路を設け、動作中の論理回路以外の記
憶回路に論理回路情報を転送し、転送が完了した後に動
作中の論理回路と切り替えることで、動作上転送時間が
存在しないように機能する。
理回路情報の転送時間の問題を解決するために、複数の
論理回路と記憶回路を設け、動作中の論理回路以外の記
憶回路に論理回路情報を転送し、転送が完了した後に動
作中の論理回路と切り替えることで、動作上転送時間が
存在しないように機能する。
【００１３】また、入出力回路部を論理回路と切り離
し、専用の記憶回路で入出力回路の構成を実現すること
で、回路切り替え時の過渡的な出力変動を防止すること
ができる。論理回路の切り替えは、論理回路選択部を経
て選択的に接続され、切り替え時の過渡応答による誤動
作を防止する。
し、専用の記憶回路で入出力回路の構成を実現すること
で、回路切り替え時の過渡的な出力変動を防止すること
ができる。論理回路の切り替えは、論理回路選択部を経
て選択的に接続され、切り替え時の過渡応答による誤動
作を防止する。
【００１４】記憶回路に蓄積された回路情報により生成
された論理回路の状態は、論理回路中のフリップフロッ
プの状態である。その遷移状態を回路情報制御部に併設
された記憶回路に書き移す手段を設けることで、以前に
使用されていた回路を再現する場合、回路情報制御部を
通して論理回路情報を記憶部に書き込む際に、初期化さ
れることなく回路状態を継承することが可能となる。
された論理回路の状態は、論理回路中のフリップフロッ
プの状態である。その遷移状態を回路情報制御部に併設
された記憶回路に書き移す手段を設けることで、以前に
使用されていた回路を再現する場合、回路情報制御部を
通して論理回路情報を記憶部に書き込む際に、初期化さ
れることなく回路状態を継承することが可能となる。
【００１５】切り替えのタイミングは、切り替え条件を
設定することで、回路情報制御部により生成され、外部
信号によらない切り替えも可能とする。切り替え条件
は、動作中の論理回路状態及び、入出力回路の状態と、
選択信号のいずれか、もしくはその組み合わせから選ん
で指定できる。
設定することで、回路情報制御部により生成され、外部
信号によらない切り替えも可能とする。切り替え条件
は、動作中の論理回路状態及び、入出力回路の状態と、
選択信号のいずれか、もしくはその組み合わせから選ん
で指定できる。
【００１６】論理回路の切り替えは、出力論理反転や、
特定のレジスタビットの書き換え等の場合の一例でも判
るように、一部を変更するだけで済む場合もあり、回路
全体を書き換えて切り替えする必要の無い場合もある。
前記切り替え条件設定の機能を利用して、記憶回路上の
特定の論理回路情報の一部分を書き換える機能を付加す
ることで回路変更が可能となる。
特定のレジスタビットの書き換え等の場合の一例でも判
るように、一部を変更するだけで済む場合もあり、回路
全体を書き換えて切り替えする必要の無い場合もある。
前記切り替え条件設定の機能を利用して、記憶回路上の
特定の論理回路情報の一部分を書き換える機能を付加す
ることで回路変更が可能となる。
【００１７】
【発明の実施の形態】まず本発明のＦＰＧＡを希望する
論理回路として動作させる方法を２つの論理回路部を有
する場合について説明する。ＦＰＧＡ回路機能は、第１
論理回路または第２論理回路により提供される。各論理
回路の論理は、第１記憶回路または第２記憶回路に設定
された論理回路情報により決定される。論理回路情報
は、回路情報制御部により、論理回路選択部を経由して
各記憶回路に転送される。各論理回路の信号は論理回路
選択部を経由して入出力回路部に接続され、信号入力及
び信号出力を論理回路と結合する。この場合、信号の出
力及び入力と接続される論理回路の選択は、選択信号ま
たは、入出力回路部及び動作中の論理回路の状態と回路
情報制御部に設定された条件が一致したことで発生する
内部信号によって選択できる。
論理回路として動作させる方法を２つの論理回路部を有
する場合について説明する。ＦＰＧＡ回路機能は、第１
論理回路または第２論理回路により提供される。各論理
回路の論理は、第１記憶回路または第２記憶回路に設定
された論理回路情報により決定される。論理回路情報
は、回路情報制御部により、論理回路選択部を経由して
各記憶回路に転送される。各論理回路の信号は論理回路
選択部を経由して入出力回路部に接続され、信号入力及
び信号出力を論理回路と結合する。この場合、信号の出
力及び入力と接続される論理回路の選択は、選択信号ま
たは、入出力回路部及び動作中の論理回路の状態と回路
情報制御部に設定された条件が一致したことで発生する
内部信号によって選択できる。
【００１８】図１は、図３に示した従来のＦＰＧＡの構
成例と容易に比較できるように表記した基本的な構成の
一例である。ＦＰＧＡ回路機能は、第１論理回路１２ま
たは、第２論理回路１３により提供される。各論理回路
の論理は、第１記憶回路１０または、第２記憶回路１１
に設定された論理回路情報により決定される。論理回路
情報は、回路情報制御部１により、論理回路選択部１４
を経由して各記憶回路に転送される。各論理回路の信号
は論理回路選択部１４を経由して入出力回路部に接続さ
れ、信号入力３８及び信号出力３７を論理回路と結合す
る。本ＦＰＧＡの場合、信号出力３７及び信号入力３８
と接続される論理回路の選択は、選択信号３６及び内部
信号により決定される。すなわち、各論理回路は、図３
の論理回路４同様に、パターン発生回路とフリップフロ
ップ及び、マルチプレクサからなるプログラマブルロジ
ックを集積したプログラマルチロジックアレイとアレイ
間の配線手段により構成されている。
成例と容易に比較できるように表記した基本的な構成の
一例である。ＦＰＧＡ回路機能は、第１論理回路１２ま
たは、第２論理回路１３により提供される。各論理回路
の論理は、第１記憶回路１０または、第２記憶回路１１
に設定された論理回路情報により決定される。論理回路
情報は、回路情報制御部１により、論理回路選択部１４
を経由して各記憶回路に転送される。各論理回路の信号
は論理回路選択部１４を経由して入出力回路部に接続さ
れ、信号入力３８及び信号出力３７を論理回路と結合す
る。本ＦＰＧＡの場合、信号出力３７及び信号入力３８
と接続される論理回路の選択は、選択信号３６及び内部
信号により決定される。すなわち、各論理回路は、図３
の論理回路４同様に、パターン発生回路とフリップフロ
ップ及び、マルチプレクサからなるプログラマブルロジ
ックを集積したプログラマルチロジックアレイとアレイ
間の配線手段により構成されている。
【００１９】図２ａに論理回路の最小構成要素であるプ
ログラマブルロジックの一例を示す。第１図の記憶回路
はパターン発生回路のパラメータとフリップフロップの
状態とマルチプレクサの状態及びプログラマブルロジッ
ク間の配線を実現する。入出力回路部は図２ｂに示す一
例のように、出力バッファー３９とマルチプレクサ８と
出力フリップフロップ４１と入力バッファー４３及び、
入力フリップフロップ４２からなる端子毎の入出力回路
を持ち、端子機能の設定が可能である。本ＦＰＧＡで
は、図１に示すように入出力回路部３は、入出力専用記
憶回路９を他の記憶回路とは別に独立した構成とするこ
とで論理回路変更時、入出力に影響がでないよう考慮さ
れている。論理回路情報５６は、マイクロコンピュータ
のような制御機器から出力されることもあるが、一般的
にはＲＯＭが接続される。ＲＯＭからの回路情報読み出
しは、回路情報制御部１から出力される情報制御信号８
１で駆動される。
ログラマブルロジックの一例を示す。第１図の記憶回路
はパターン発生回路のパラメータとフリップフロップの
状態とマルチプレクサの状態及びプログラマブルロジッ
ク間の配線を実現する。入出力回路部は図２ｂに示す一
例のように、出力バッファー３９とマルチプレクサ８と
出力フリップフロップ４１と入力バッファー４３及び、
入力フリップフロップ４２からなる端子毎の入出力回路
を持ち、端子機能の設定が可能である。本ＦＰＧＡで
は、図１に示すように入出力回路部３は、入出力専用記
憶回路９を他の記憶回路とは別に独立した構成とするこ
とで論理回路変更時、入出力に影響がでないよう考慮さ
れている。論理回路情報５６は、マイクロコンピュータ
のような制御機器から出力されることもあるが、一般的
にはＲＯＭが接続される。ＲＯＭからの回路情報読み出
しは、回路情報制御部１から出力される情報制御信号８
１で駆動される。
【００２０】次に、本発明の特長である回路変更を、図
１のように構成されたＦＰＧＡを例として説明する。一
例として、ある論理回路において機能分析をした結果、
図５ａに示すように、Ａ・Ｂ・Ｃ・Ｄの４つの動作が繰
り返される回路であったとする。論理回路として機能す
るのは、２つある論理回路のうちのどちらか一方が動作
し、他の論理回路は機能していないので、回路情報の変
更が可能となる。図５ｂに動作する論理回路の状況を時
間経過で示した。図５ｃは、同タイミングに実施する論
理情報の転送状況を示した。論理回路情報の転送は、動
作直前のタイミングに転送し、転送及び回路変更に伴う
過渡的不安定時間を経過した後に論理回路を切り替える
ことで、実際には２回路分しか存在しないＦＰＧＡで、
あたかもＡ＋Ｂ＋Ｃ＋Ｄの４つの回路が存在するかのよ
うな動作が可能となる。
１のように構成されたＦＰＧＡを例として説明する。一
例として、ある論理回路において機能分析をした結果、
図５ａに示すように、Ａ・Ｂ・Ｃ・Ｄの４つの動作が繰
り返される回路であったとする。論理回路として機能す
るのは、２つある論理回路のうちのどちらか一方が動作
し、他の論理回路は機能していないので、回路情報の変
更が可能となる。図５ｂに動作する論理回路の状況を時
間経過で示した。図５ｃは、同タイミングに実施する論
理情報の転送状況を示した。論理回路情報の転送は、動
作直前のタイミングに転送し、転送及び回路変更に伴う
過渡的不安定時間を経過した後に論理回路を切り替える
ことで、実際には２回路分しか存在しないＦＰＧＡで、
あたかもＡ＋Ｂ＋Ｃ＋Ｄの４つの回路が存在するかのよ
うな動作が可能となる。
【００２１】
【実施例】本ＦＰＧＡは、図１に示す構成を基本とし、
図４のような構成をとることができる。図４は、図１に
示した基本回路を複数搭載した場合の一例であり、ま
ず、図６の回路を図１の基本的な構成で実現する例をあ
げて説明する。図６の回路は、全２重直列通信用のＴＤ
ＭＡ（時分割マルチチャンネルアクセス）インターフェ
ース回路の例であり、２系統の並列データを直列変換し
時分割で送受信する回路である。回路は並列／直列変換
回路１５が２個、直列／並列変換回路１６が２個、直列
データを一時的に格納するためのデータレジスタが４
個、直列信号を同期信号２５に従って各データレジスタ
に割り付ける信号分別回路１８により構成されている。
図４のような構成をとることができる。図４は、図１に
示した基本回路を複数搭載した場合の一例であり、ま
ず、図６の回路を図１の基本的な構成で実現する例をあ
げて説明する。図６の回路は、全２重直列通信用のＴＤ
ＭＡ（時分割マルチチャンネルアクセス）インターフェ
ース回路の例であり、２系統の並列データを直列変換し
時分割で送受信する回路である。回路は並列／直列変換
回路１５が２個、直列／並列変換回路１６が２個、直列
データを一時的に格納するためのデータレジスタが４
個、直列信号を同期信号２５に従って各データレジスタ
に割り付ける信号分別回路１８により構成されている。
【００２２】動作内容は、並列送信信号１９（または、
２１）を並列／直列変換回路で直列データに変換しデー
タレジスタに格納する。図８ａのタイミング（タイミン
グスロット）に同期したフレーム同期信号２５により指
定されたタイミングで信号分別回路１８より、直列送信
信号２３として送出する。直列受信信号２４を、図８ａ
の時分割タイミング（タイミングスロット）に同期した
フレーム同期信号２５により指定されたタイミングで信
号分別回路１８で切り出されたデータを対応するデータ
レジスタに入力する。データレジスタ１７に入力された
データは、直列／並列変換回路１６により並列データに
変換し並列受信信号２０（または、２２）として出力す
る。
２１）を並列／直列変換回路で直列データに変換しデー
タレジスタに格納する。図８ａのタイミング（タイミン
グスロット）に同期したフレーム同期信号２５により指
定されたタイミングで信号分別回路１８より、直列送信
信号２３として送出する。直列受信信号２４を、図８ａ
の時分割タイミング（タイミングスロット）に同期した
フレーム同期信号２５により指定されたタイミングで信
号分別回路１８で切り出されたデータを対応するデータ
レジスタに入力する。データレジスタ１７に入力された
データは、直列／並列変換回路１６により並列データに
変換し並列受信信号２０（または、２２）として出力す
る。
【００２３】図６に示した回路を本発明の基本的なＦＰ
ＧＡで実現した構成図が図７である。ここでは、図３の
半導体装置にＰＲＯＭまたはＲＯＭを接続した図７の装
置構成で説明する。このＦＰＧＡは、論理回路情報を納
めたＲＯＭ３０〜３５と回路情報制御部１と、論理回路
選択部１４と、４個の記憶回路２６と２７と５４及び５
５、３個の論理回路２８と２９及び５３と、入出力回路
部３から構成されている。論理回路２８及び２９は、論
理回路選択回路１４を経て選択的に入出力回路部３に接
続され、論理回路５３は直接、入出力論理回路に接続さ
れている。各論理回路及び入出力回路部３は、各々専用
の記憶回路を持ち、論理回路選択部１４に接続されてい
る。
ＧＡで実現した構成図が図７である。ここでは、図３の
半導体装置にＰＲＯＭまたはＲＯＭを接続した図７の装
置構成で説明する。このＦＰＧＡは、論理回路情報を納
めたＲＯＭ３０〜３５と回路情報制御部１と、論理回路
選択部１４と、４個の記憶回路２６と２７と５４及び５
５、３個の論理回路２８と２９及び５３と、入出力回路
部３から構成されている。論理回路２８及び２９は、論
理回路選択回路１４を経て選択的に入出力回路部３に接
続され、論理回路５３は直接、入出力論理回路に接続さ
れている。各論理回路及び入出力回路部３は、各々専用
の記憶回路を持ち、論理回路選択部１４に接続されてい
る。
【００２４】図６及び図８ｂに示した動作を分析する
と、図９のようにデータレジスタ５０及び直並列変換回
路５１は、時間により回路は異なるが同時に動作するこ
とがない。つまり図６の回路は、瞬間をとらえると約１
／４の回路しか動作していないことになる。従って、図
８ａのタイミングでデータレジスタと直並列変換回路を
変更すれば同じ機能を持った回路が構成できる。
と、図９のようにデータレジスタ５０及び直並列変換回
路５１は、時間により回路は異なるが同時に動作するこ
とがない。つまり図６の回路は、瞬間をとらえると約１
／４の回路しか動作していないことになる。従って、図
８ａのタイミングでデータレジスタと直並列変換回路を
変更すれば同じ機能を持った回路が構成できる。
【００２５】図７のＦＰＧＡは、直並列変換回路とデー
タレジスタ及び信号分別回路を２８または、２９の論理
回路で実現する。各論理回路は、２６及び２７の記録回
路の回路情報を変更することで論理を変更できる。図８
ａの動作を実現するために図８ｂのように論理回路を切
り替える。各論理回路が提供する論理は図８ｃのよう
に、論理回路が動作していない間に図７のＲＯＭ３０〜
３３から対応する記憶回路に論理情報として転送する。
論理回路５３と記憶回路５４からなる部分は、論理回路
選択部１４を経ずに入出力回路部３に接続される。この
部分は、論理回路切り替えにより影響を受けることのな
い共通な論理回路を実現するために存在する。また、記
憶回路５４へはＲＯＭ３４の論理回路情報が、記憶回路
５５へはＲＯＭ３５の論理回路情報が、電源投入時また
はＦＰＧＡの初期化の際１度だけ論理回路選択回路を経
て転送される。ＲＯＭ３４及び３５の情報は、他の変更
可能な記憶回路（２６及び２７）には転送されない。
タレジスタ及び信号分別回路を２８または、２９の論理
回路で実現する。各論理回路は、２６及び２７の記録回
路の回路情報を変更することで論理を変更できる。図８
ａの動作を実現するために図８ｂのように論理回路を切
り替える。各論理回路が提供する論理は図８ｃのよう
に、論理回路が動作していない間に図７のＲＯＭ３０〜
３３から対応する記憶回路に論理情報として転送する。
論理回路５３と記憶回路５４からなる部分は、論理回路
選択部１４を経ずに入出力回路部３に接続される。この
部分は、論理回路切り替えにより影響を受けることのな
い共通な論理回路を実現するために存在する。また、記
憶回路５４へはＲＯＭ３４の論理回路情報が、記憶回路
５５へはＲＯＭ３５の論理回路情報が、電源投入時また
はＦＰＧＡの初期化の際１度だけ論理回路選択回路を経
て転送される。ＲＯＭ３４及び３５の情報は、他の変更
可能な記憶回路（２６及び２７）には転送されない。
【００２６】図６の回路の信号分別回路１８は時間的に
共通して必要な回路であり、図７においては、共通の論
理回路情報としてＲＯＭ３４に格納し、電源投入等の初
期段階で記憶回路５４に転送しておく。入出力の設定を
実施する共通部分を、切り替える回路と別にすること
で、転送する論理回路情報の量を低減し、より短時間で
回路の変更が可能となる。入出力回路部３は、切り替え
動作する論理回路の信号を、切り替え時の過渡現象によ
る誤動作を防止するため、切り替え中に信号出力を保持
し、信号入力を受付する。論理回路選択部１４は、ＲＯ
Ｍ３０〜３５に格納した論理回路情報の一つを回路情報
制御部１を経て受け取り、転送先の記憶回路に割り当て
る機能を持つとともに、動作させる論理回路を入出力回
路部３に選択接続する機能を持つ。
共通して必要な回路であり、図７においては、共通の論
理回路情報としてＲＯＭ３４に格納し、電源投入等の初
期段階で記憶回路５４に転送しておく。入出力の設定を
実施する共通部分を、切り替える回路と別にすること
で、転送する論理回路情報の量を低減し、より短時間で
回路の変更が可能となる。入出力回路部３は、切り替え
動作する論理回路の信号を、切り替え時の過渡現象によ
る誤動作を防止するため、切り替え中に信号出力を保持
し、信号入力を受付する。論理回路選択部１４は、ＲＯ
Ｍ３０〜３５に格納した論理回路情報の一つを回路情報
制御部１を経て受け取り、転送先の記憶回路に割り当て
る機能を持つとともに、動作させる論理回路を入出力回
路部３に選択接続する機能を持つ。
【００２７】図７では、フレーム同期信号２５が、時分
割タイミングとして与えられていることを想定している
ので、論理回路の切り替えは、同期信号を外部選択信号
端子に入力し、切り替え条件にパルス極性と選択信号指
定を設定すればよい。但し、フレーム同期信号２５が与
えられず、ビット同期信号８３が与えられたような場合
には、図１３のように、フレーム同期信号８５を生成す
るフレームカウンター８４を内蔵しなければならない。
この場合のように、回路を切り替える為の信号をＦＰＧ
Ａ内部で発生させなければならないことが頻繁に発生す
る。図１４には、内部発生したタイミングや、入出力端
子の特定な状態を検出して、論理回路切替信号を内部発
生できる図１の回路情報制御部１中に設けた図１４の論
理条件比較回路８７の構成例を示した。論理回路の切り
替えタイミングを特定する比較条件８８を与えると、各
フリップフロップの出力信号との論理が一致した時点で
論理回路切り替え信号８６が内部発生し、論理回路を切
り替えると共に、図１の切替完了信号８２のように半導
体装置外部へも切替タイミングを出力し、マイクロコン
ピュータ等の外部装置と同期がとれるようにする。比較
条件８８は、論理回路情報に付加されて回路情報制御部
の論理条件比較回路８７に与えられる。
割タイミングとして与えられていることを想定している
ので、論理回路の切り替えは、同期信号を外部選択信号
端子に入力し、切り替え条件にパルス極性と選択信号指
定を設定すればよい。但し、フレーム同期信号２５が与
えられず、ビット同期信号８３が与えられたような場合
には、図１３のように、フレーム同期信号８５を生成す
るフレームカウンター８４を内蔵しなければならない。
この場合のように、回路を切り替える為の信号をＦＰＧ
Ａ内部で発生させなければならないことが頻繁に発生す
る。図１４には、内部発生したタイミングや、入出力端
子の特定な状態を検出して、論理回路切替信号を内部発
生できる図１の回路情報制御部１中に設けた図１４の論
理条件比較回路８７の構成例を示した。論理回路の切り
替えタイミングを特定する比較条件８８を与えると、各
フリップフロップの出力信号との論理が一致した時点で
論理回路切り替え信号８６が内部発生し、論理回路を切
り替えると共に、図１の切替完了信号８２のように半導
体装置外部へも切替タイミングを出力し、マイクロコン
ピュータ等の外部装置と同期がとれるようにする。比較
条件８８は、論理回路情報に付加されて回路情報制御部
の論理条件比較回路８７に与えられる。
【００２８】図１３の４つのデータレジスタ１７のよう
に、論理回路を書き換えすることで、内蔵データが失わ
れる問題が発生する。ＲＯＭに格納された回路情報を転
送することでフリップフロップが初期化されることを防
止したい場合は、図１０及び図１４に示す状態遷移記憶
回路６４に、以前の論理状態を保存しておいて再利用す
ることができる。
に、論理回路を書き換えすることで、内蔵データが失わ
れる問題が発生する。ＲＯＭに格納された回路情報を転
送することでフリップフロップが初期化されることを防
止したい場合は、図１０及び図１４に示す状態遷移記憶
回路６４に、以前の論理状態を保存しておいて再利用す
ることができる。
【００２９】図１０の例は、４つに分割された例であ
り、フリップフロップの状態を示す図１の回路情報制御
部１中に設けた図１０の状態遷移記憶回路６４が４個存
在し、転送されるＲＯＭに対応した状態遷移記憶回路が
図１の回路情報制御部１中に設けた図１０の転送情報レ
ジスタ６２又は６３で参照され、フリップフロップの状
態を指定する情報が付加されて、記憶回路に設定され
る。状態遷移記憶回路６４は各論理回路から動作停止時
に書き写され、最後に動作停止した状態が残されるの
で、どちらの論理回路を使用していたかについて、考慮
する必要無く状態の引き継ぎが可能となる。
り、フリップフロップの状態を示す図１の回路情報制御
部１中に設けた図１０の状態遷移記憶回路６４が４個存
在し、転送されるＲＯＭに対応した状態遷移記憶回路が
図１の回路情報制御部１中に設けた図１０の転送情報レ
ジスタ６２又は６３で参照され、フリップフロップの状
態を指定する情報が付加されて、記憶回路に設定され
る。状態遷移記憶回路６４は各論理回路から動作停止時
に書き写され、最後に動作停止した状態が残されるの
で、どちらの論理回路を使用していたかについて、考慮
する必要無く状態の引き継ぎが可能となる。
【００３０】図１４の前記論理条件比較回路８７の論理
回路切替信号８６は、図１５のように記憶回路の特定ア
ドレスの内容を書き換える信号としても利用することが
できる。比較条件８８に重畳したアドレスと論理によっ
て、あらかじめ記憶回路のアドレスと書き込み論理を、
図１の回路情報制御部１中に設けた図１４の回路情報変
更回路９１に指定しておくと、論理回路切替信号８６が
発生した時点で、アドレス信号８９と、データ及び書き
込み信号９０を発生して記憶回路の回路情報を変更す
る。この機能は、一部分の変更で済むような微小な変更
が必要な場合に有効である他に、論理回路切替の度に回
路が追加もしくは削減されていくような用途にも使用で
きる。
回路切替信号８６は、図１５のように記憶回路の特定ア
ドレスの内容を書き換える信号としても利用することが
できる。比較条件８８に重畳したアドレスと論理によっ
て、あらかじめ記憶回路のアドレスと書き込み論理を、
図１の回路情報制御部１中に設けた図１４の回路情報変
更回路９１に指定しておくと、論理回路切替信号８６が
発生した時点で、アドレス信号８９と、データ及び書き
込み信号９０を発生して記憶回路の回路情報を変更す
る。この機能は、一部分の変更で済むような微小な変更
が必要な場合に有効である他に、論理回路切替の度に回
路が追加もしくは削減されていくような用途にも使用で
きる。
【００３１】図１０は、図７の論理回路選択回路１４の
回路変更動作を説明するための図でもある。ＲＯＭ３０
〜３３に納められた論理回路情報は、マルチプレクサ６
０または６１により転送先を選択され記憶回路２６また
は２７に転送される。第１２図のＲＯＭ３４及び３５
は、記憶回路２６及び２７には情報を転送しないため、
各マルチプレクサには接続されていない。各マルチプレ
クサの制御は、選択制御回路７０が実施する。回路切替
は、同期信号２５または、図１４の論理回路切替信号８
６で操作される。選択制御回路７０は、論理回路切替信
号または、同期信号のタイミングで、動作していない方
の記憶回路（２６又は２７）にＲＯＭから論理回路情報
を転送する。また、論理回路と入出力回路部３の接続を
同様に切り替えるとともに、入出力回路部３の出力が切
り替えの過渡変動で変化しないよう出力変化禁止信号７
２を過渡変動の間送出する。
回路変更動作を説明するための図でもある。ＲＯＭ３０
〜３３に納められた論理回路情報は、マルチプレクサ６
０または６１により転送先を選択され記憶回路２６また
は２７に転送される。第１２図のＲＯＭ３４及び３５
は、記憶回路２６及び２７には情報を転送しないため、
各マルチプレクサには接続されていない。各マルチプレ
クサの制御は、選択制御回路７０が実施する。回路切替
は、同期信号２５または、図１４の論理回路切替信号８
６で操作される。選択制御回路７０は、論理回路切替信
号または、同期信号のタイミングで、動作していない方
の記憶回路（２６又は２７）にＲＯＭから論理回路情報
を転送する。また、論理回路と入出力回路部３の接続を
同様に切り替えるとともに、入出力回路部３の出力が切
り替えの過渡変動で変化しないよう出力変化禁止信号７
２を過渡変動の間送出する。
【００３２】本発明のＦＰＧＡにおいて、記憶回路と論
理回路とからなる複数の論理回路部の規模は、必ずしも
同じサイズである必要は無く、用途に合ったサイズで実
現可能である。但し図１のように、入出力回路部３及
び、論理回路選択部１４が共通であることから、回路規
模が大きくても入出力信号数は、入出力回路部３及び、
論理回路選択部１４が持つ入出力の最大数以下でなけれ
ばならない。また、各論理回路部が同等のサイズの規模
であったとしても、全ての回路化可能な領域を使う必要
は無く、分割毎に使用する論理回路情報５６の大きさが
異なることは、使用上普通のことである。
理回路とからなる複数の論理回路部の規模は、必ずしも
同じサイズである必要は無く、用途に合ったサイズで実
現可能である。但し図１のように、入出力回路部３及
び、論理回路選択部１４が共通であることから、回路規
模が大きくても入出力信号数は、入出力回路部３及び、
論理回路選択部１４が持つ入出力の最大数以下でなけれ
ばならない。また、各論理回路部が同等のサイズの規模
であったとしても、全ての回路化可能な領域を使う必要
は無く、分割毎に使用する論理回路情報５６の大きさが
異なることは、使用上普通のことである。
【００３３】本発明のＦＰＧＡは、論理回路変更のタイ
ミングを自動生成する機能を有するが、本機能を使用す
ると、マイクロコンピューターによるソフトウエア処理
のような動作をハードウエアで実現できる。 条件判断
による分岐処理を実施するには、最低３個以上の論理回
路を必要とする。図４と図１１及び図１２により、概要
を以下に説明する。図１１は、条件判断の簡単な一例で
ある。図１２は、条件判断による論理回路変更を説明す
る図であり、論理回路情報に示した番号は、図１１に付
けた番号の処理を実現する論理回路情報であり、転送す
るタイミングを示している。また、図１２の動作する論
理回路は、図１１で条件一致がＮＯの場合を示した場合
を説明する。まず、信号入力論理回路情報７５を「ＣＬ
Ｂ１」の論理回路に転送する。「ＣＬＢ１」の論理回路
の動作中、条件一致論理回路情報７６を「ＣＬＢ２」の
論理回路に転送する。「ＣＬＢ２」の論理回路の動作
中、第１処理論理回路情報７７を「ＣＬＢ３」の論理回
路に転送するとともに、第２処理論理回路情報７８を
「ＣＬＢ４」論理回路に転送する。
ミングを自動生成する機能を有するが、本機能を使用す
ると、マイクロコンピューターによるソフトウエア処理
のような動作をハードウエアで実現できる。 条件判断
による分岐処理を実施するには、最低３個以上の論理回
路を必要とする。図４と図１１及び図１２により、概要
を以下に説明する。図１１は、条件判断の簡単な一例で
ある。図１２は、条件判断による論理回路変更を説明す
る図であり、論理回路情報に示した番号は、図１１に付
けた番号の処理を実現する論理回路情報であり、転送す
るタイミングを示している。また、図１２の動作する論
理回路は、図１１で条件一致がＮＯの場合を示した場合
を説明する。まず、信号入力論理回路情報７５を「ＣＬ
Ｂ１」の論理回路に転送する。「ＣＬＢ１」の論理回路
の動作中、条件一致論理回路情報７６を「ＣＬＢ２」の
論理回路に転送する。「ＣＬＢ２」の論理回路の動作
中、第１処理論理回路情報７７を「ＣＬＢ３」の論理回
路に転送するとともに、第２処理論理回路情報７８を
「ＣＬＢ４」論理回路に転送する。
【００３４】「ＣＬＢ２」の論理回路は、条件一致論理
回路の動作がＮＯであったことにより、次に動作する論
理回路を「ＣＬＢ４」の第２処理論理回路とするように
論理回路選択部に対して指定する。そして「ＣＬＢ４」
の論理回路が動作し、第２処理論理回路が働くことにな
る。ここで注目しなければならないのは、判断より先
に、結果である分岐先の論理回路情報を転送しなければ
ならないことであり、前記のように分岐先の論理回路情
報を幾つか転送しておかなければならない。但し、スト
アードプログラム方式のプログラムでは、あらかじめ分
岐先の機能を事前に定めておくのは普通のことであり、
障害とはならない。また、条件判断時大量の論理回路情
報を転送する必要があるので、時間的な注意が必要では
あるが、外部ＲＯＭを使用する場合は、直列電送より並
列電送を、１個のＲＯＭよりは、２個以上のＲＯＭを駆
動できる回路情報制御部とすることで、転送時間による
制約を無くすことが可能である。
回路の動作がＮＯであったことにより、次に動作する論
理回路を「ＣＬＢ４」の第２処理論理回路とするように
論理回路選択部に対して指定する。そして「ＣＬＢ４」
の論理回路が動作し、第２処理論理回路が働くことにな
る。ここで注目しなければならないのは、判断より先
に、結果である分岐先の論理回路情報を転送しなければ
ならないことであり、前記のように分岐先の論理回路情
報を幾つか転送しておかなければならない。但し、スト
アードプログラム方式のプログラムでは、あらかじめ分
岐先の機能を事前に定めておくのは普通のことであり、
障害とはならない。また、条件判断時大量の論理回路情
報を転送する必要があるので、時間的な注意が必要では
あるが、外部ＲＯＭを使用する場合は、直列電送より並
列電送を、１個のＲＯＭよりは、２個以上のＲＯＭを駆
動できる回路情報制御部とすることで、転送時間による
制約を無くすことが可能である。
【００３５】
【発明の効果】第１の効果は、論理回路を書き換えて動
作することで、従来と比較すると、有限な半導体装置で
より大規模な論理回路を実現でき、回路あたりの単価を
大幅に削減できることである。省資源化のみならず、本
半導体装置は、書き換えを基本としているので、リサイ
クルも可能となる等、環境保全の効果も期待できる。第
２の効果は、条件判断や複雑な論理演算をハードウエア
による高速な回路により実現できる点である。第３の効
果は、ＦＰＧＡ自体が主として、記憶回路（メモリー）
で構成されていることからも解るように、最小構成の半
導体パターンを展開することで大規模化が容易で、半導
体装置の量産性が良いこと。また、図１の構成を基本構
成ブロックとし、図４のように多数のブロックを結合す
れば、より大規模で高性能なＦＰＧＡができること。こ
れは、半導体装置の設計を容易にし、量産性を高める他
に、図４の例のように、本ＦＰＧＡを使用した製品設計
においては、基本的な手法の積み重ねで容易に設計がで
きるという利点を与える。また、異なった用途にも同じ
半導体装置を使用できることと、第１と第２の効果によ
る用途拡大から、さらに量産効果が得られる。
作することで、従来と比較すると、有限な半導体装置で
より大規模な論理回路を実現でき、回路あたりの単価を
大幅に削減できることである。省資源化のみならず、本
半導体装置は、書き換えを基本としているので、リサイ
クルも可能となる等、環境保全の効果も期待できる。第
２の効果は、条件判断や複雑な論理演算をハードウエア
による高速な回路により実現できる点である。第３の効
果は、ＦＰＧＡ自体が主として、記憶回路（メモリー）
で構成されていることからも解るように、最小構成の半
導体パターンを展開することで大規模化が容易で、半導
体装置の量産性が良いこと。また、図１の構成を基本構
成ブロックとし、図４のように多数のブロックを結合す
れば、より大規模で高性能なＦＰＧＡができること。こ
れは、半導体装置の設計を容易にし、量産性を高める他
に、図４の例のように、本ＦＰＧＡを使用した製品設計
においては、基本的な手法の積み重ねで容易に設計がで
きるという利点を与える。また、異なった用途にも同じ
半導体装置を使用できることと、第１と第２の効果によ
る用途拡大から、さらに量産効果が得られる。
【図１】本発明の基本的な構成例を示す図
【図２】図１の論理回路と入出力回路部内部の部分構成
図
図
【図３】従来技術によるＦＰＧＡ構成例を示す図
【図４】本発明の具体的な実施例を示す構成図
【図５】図１の動作説明図
【図６】図７実施例の説明図
【図７】本発明の基本的な他の実施例を示す図
【図８】図７の動作説明図
【図９】図６の機能展開を説明する図
【図１０】図７の内部回路構成を説明する図
【図１１】図７の更に別の実施例２を説明するフロー図
【図１２】図７の実施例２の動作説明図
【図１３】図７の更に別の実施例３を説明する図
【図１４】図１３の内部回路構成を説明する図
【図１５】図７の更に別の実施例４を説明する図
請求項１に関る発明に関して １ 回路情報制御部 ２ 記憶回路 ３ 入出力回路部 ４ 論理回路 ９ 入出力専用記憶回路 １４ 論理回路選択部 ８０ 状態信号 ８６ 論理回路切替信号 ８７ 論理条件比較回路 ８８ 比較条件 請求項２に関る発明に関して １ 回路情報制御部 ２ 記憶回路（論理回路記憶部の１） ３ 入出力回路部 ４ 論理回路（論理回路記憶部の２） １４ 論理回路選択部 請求項３に関る発明に関して ８９ アドレス信号 ９０ データ・書き込み信号 ９１ 回路情報変更回路 図１０の符号に関して ３ 入出力回路部 ２５ 同期信号（フレーム同期信号／選択信号３６と同
様） ２６ 記憶回路（第１記憶回路） ２７ 記憶回路（第２記憶回路） ２８ 論理回路（第１論理回路） ２９ 論理回路（第２論理回路） ３０ 論理回路情報（第１送信論理回路情報、ＲＯＭ） ３１ 論理回路情報（第１受信論理回路情報、ＲＯＭ） ３２ 論理回路情報（第２送信論理回路情報、ＲＯＭ） ３３ 論理回路情報（第２受信論理回路情報、ＲＯＭ） ６０ マルチプレクサ ６１ マルチプレクサ ６２ 転送情報レジスタ１ ６３ 転送情報レジスタ２ ６４ 状態遷移記憶回路 ６６ マルチプレクサ ６７ マルチプレクサ ６８ マルチプレクサ ６９ マルチプレクサ 図１１及び図１２の符号に関して ７５ 信号入力（信号入力論理回路情報） ７６ 条件一致（条件一致論理回路情報） ７７ 第１処理（第１処理論理回路情報） ７８ 第２処理（第２処理論理回路情報）
様） ２６ 記憶回路（第１記憶回路） ２７ 記憶回路（第２記憶回路） ２８ 論理回路（第１論理回路） ２９ 論理回路（第２論理回路） ３０ 論理回路情報（第１送信論理回路情報、ＲＯＭ） ３１ 論理回路情報（第１受信論理回路情報、ＲＯＭ） ３２ 論理回路情報（第２送信論理回路情報、ＲＯＭ） ３３ 論理回路情報（第２受信論理回路情報、ＲＯＭ） ６０ マルチプレクサ ６１ マルチプレクサ ６２ 転送情報レジスタ１ ６３ 転送情報レジスタ２ ６４ 状態遷移記憶回路 ６６ マルチプレクサ ６７ マルチプレクサ ６８ マルチプレクサ ６９ マルチプレクサ 図１１及び図１２の符号に関して ７５ 信号入力（信号入力論理回路情報） ７６ 条件一致（条件一致論理回路情報） ７７ 第１処理（第１処理論理回路情報） ７８ 第２処理（第２処理論理回路情報）
Claims (3)
- 【請求項１】論理回路選択部と、書き込み可能な記憶素
子からなる記憶回路を接続した複数個の論理回路と、専
用の記憶回路を有する入出力回路部と、回路情報制御部
とを具備してなり、前記入出力回路部又は／及び前記複
数の論理回路の一つが、あらかじめ指定された特定の論
理条件に合致したことを起因として、前記論理回路選択
部を操作し、前記複数の論理回路のうち他の一つと切り
替え、時間経過によって複数の入出力論理で動作させる
ことが可能な半導体論理回路装置。 - 【請求項２】前記論理回路と前記記憶回路とからなる論
理回路部を複数有する請求項１記載の半導体論理回路装
置。 - 【請求項３】あらかじめ指定可能な特定の論理条件によ
って、あらかじめ指定された記憶回路の論理情報を変更
しうる手段を有することを特徴とする、請求項１または
２記載の半導体論理回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23114897A JPH1174360A (ja) | 1997-08-27 | 1997-08-27 | 半導体論理回路装置 |
| US09/140,654 US6147509A (en) | 1997-08-27 | 1998-08-26 | Semiconductor logical device capable of circuit switching without being influenced by transitional effects |
| KR1019980034625A KR100275020B1 (ko) | 1997-08-27 | 1998-08-26 | 과도적인 효과에 의한 영향을 받지 않고 회로 스위칭이 가능한반도체 논리회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23114897A JPH1174360A (ja) | 1997-08-27 | 1997-08-27 | 半導体論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174360A true JPH1174360A (ja) | 1999-03-16 |
Family
ID=16919054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23114897A Ceased JPH1174360A (ja) | 1997-08-27 | 1997-08-27 | 半導体論理回路装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPH1174360A (ja) |
| KR (1) | KR100275020B1 (ja) |
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| US11681536B2 (en) | 2019-12-06 | 2023-06-20 | Lattice Semiconductor Corporation | Fast boot systems and methods for programmable logic devices |
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1997
- 1997-08-27 JP JP23114897A patent/JPH1174360A/ja not_active Ceased
-
1998
- 1998-08-26 US US09/140,654 patent/US6147509A/en not_active Expired - Lifetime
- 1998-08-26 KR KR1019980034625A patent/KR100275020B1/ko not_active IP Right Cessation
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| KR100275020B1 (ko) | 2001-02-01 |
| KR19990023884A (ko) | 1999-03-25 |
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