RU1837303C - Устройство дл сопр жени ЭВМ с периферийными устройствами - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, в частности к построению информационно-измерительных систем, и может быть использовано при проектировании интеллектуальных крейт-конт- роллеров КАМАК. Цель изобретени  - повышение быстродействи  с одновременным упрощением устройства. Устройство дл  сопр жени  ЭВМ с периферийными устройствами содержит регистр команд, дешифратор номера, генератор цикла, триггер, регистр данных, посто нную и оперативную пам ти, блок обработки прерываний , дешифратор адреса, блок обработки прерываний, регистр адреса, дешифратор команд, формирователь длины слова данных и блок управлени  обменом. 2 з.п. ф-лы, 5 ил.

Description

Изобретение относитс  к области вычислительной техники, в частности к построению информационно-измерительных систем, и может быть использовано при проектировании интеллектуальных крейт- контроллеров КАМАК.

Цель изобретени  - повышение быстродействи  с одновременным упрощением устройства .

Блок-схема устройства представлена на фиг.1.

Устройство содержит блок управлени  обменом (микроконтроллер) 1, блок 2 обработки прерываний (БОП), оперативную пам ть (ОЗУ) данных 3. (ПЗУ) посто нную пам ть программ 4, регистрбданных, порты данных которых объединены с внутренней шиной данных и с первой группой входов регистра адреса 6, регистр команд 7 и дешифратор адреса 8, входы данных которых

объединены с внутренней шиной адреса и с адресными входами ОЗУ 3 и ПЗУ 4, дешифратор номера 9 и дешифратор команд 10, информационные входы которых объединены с второй группой выходов регистра команд 7, перва  группа выходов которого соединена с шиной 11 команд периферийных устройств, первый 12 и второй 13 триггеры , выходы которых подключены соответственно к первому и второму статусным входам микроконтроллера 1, перва  группа статусных выходов которого подключена к информационным входам формировател  14 длины слова, а втора  группа статусных выходов - к шине 15 запрета периферийных устройств, и генератор цикла 16, вход которого подключен к управл ющему выходу формировател  14 длины слова данных, первый выход - объединен с шиной 17 первого синхроимпульса, второй выход 00

00

sl

со о со

с шиной 18 второго синхроимпульса периферийных устройств, а третий выход - с входом установки формировател  14 длины слова данных, выходы данных которого подключены к входам управлени  регистра 5 данных, а входы выборки - к второй группе выходов регистра 7 команд, причем шина 19 запросов периферийных устройств подключена к информационным входам блока 2 обработки прерываний, шина 20 номера - к выходам дешифратора номера 9. шина 21 записи - к выходам данных, а шина 22 чтени  - к входам данных регистра 5 данных, вход записи которого соединен с вторым, а вход чтени  - с третьим выходом дешифра- тора команд 10, четвертый выход которого подключен к управл ющему входу формировател  14 длины слова данных, а первый выход - к входу записи блока 2 обработки прерываний, выход которого соединен с входом прерывани  микроконтроллера 1, а вход чтени  - с вторым выходом дешифратора 8 адреса, первый и третий выходы которого подключены к входам выборки соответственно ОЗУ 3 данных и ПЗУ4 про- грамм, при этом вход записи ОЗУ 3 соединен с вторым управл ющим выходом микроконтроллера 1 и с первым входом управлени  дешифратора 10 команд, а вход чтени  - с третьим управл ющим выходом микроконтроллера 1 и с вторым входом управлени  дешифратора 10 команд, первый управл ющий выход микроконтроллера 1 подключен к входу записи регистра 7 команд и к входу записи регистра 6 адреса, втора  группа входов которого подключена к порту адреса микроконтроллера 1, выход передатчика и вход приемника которого объединены с линией 23 последовательной св зи с ЭВМ, причем шина 17 первого син- хроимпульса периферийных устройства соединена с тактовым входом регистра 5 данных, тактовым входом первого триггера 12, информационный вход которого подключен к шине 24 дешифрации команд периферийных устройств и тактовым входом второго триггера 13, информационный вход которого подключен к шине 25 ответа периферийных устройств, а шина 26 субадреса объединена с информационными вхо- дами дешифратора 9 номера, с второй группой выходов регистра 7 команд и с информационными входами дешифратора 10 команд.

На фиг.2 представлена блок-схема фор- мировател  14 длины слова данных. Он содержит первый 27 и второй 28 счетчики, установочные входы которых объединены с информационными входами формировател  14, первый 29 и второй 30 дешифраторы,

входы которых подключены к выходам соответственно первого 27 и второго 28 счетчиков , третий 31 дешифратор, входы которого объединены с входами выборки формировател  14, первую 32 и вторую 33 схемы И, первые входы которых подключены к управл ющему входу формировател  14, вторые входы - соответственно к первому и второму выходу третьего 31 дешифратора , а выходы - к счетному входу соответственно первого 27 и второго 28 счетчиков, третью 34 схему И, первый вход которой соединен с выходом второй 33 схемы И, схему ИЛИ 35, первый вход которой подключен к выходу третьей 34 схемы И. а выход - соединен с управл ющим выходом формировател  14, причем N выходов первого 29 и N выходов второго 30 дешифраторов составл ют выходы данных формировател  14, первый выход первого 29 дешифратора соединен с вторым входом схемы 35 ИЛИ и с первым входом четвертой схемы 36 И, первый выход второго 30 дешифратора - с вторым входом третьей 34 схемы И и с входом записи второго 28 счетчика , при этом вход записи первого 27 счетчика объединен с выходом четвертой схемы 36 И, второй вход которой подключен к входу установки формировател  14.

На фиг.З представлена блок-схема регистра 5 данных. Регистр 5 данных содержит регистр 37 данных чтени  N слов, регистр 38 данных записи N слов, демультиплексор 39 с N направлений, мультиплексор 40 на N направлений, схему И 41 и буфер 42, причем входы данных регистра 5 данных соединены с информационными входами регистра 37 данных чтени , N тактовых входов которого объединены с тактовым входом регистра 5 данных, выходы данных - с выходами буфера 42, информационные входы которого подключены к выходам регистра 38 данных записи N слов, входы управлени  - с входами управлени  демуль- типлексора 39 и мультиплексора 40 и с первыми входами схемы И 41, вторые входы которой объединены с входом записи регистра 5 данных, а выходы 1,.4 N подключены к N тактовым входам регистра 38 данных записи N слов, выходы демультиплексора 39 и информационные входы мультиплексора 40 объединены0с портом данных ре- гистра 5 данных, причем первый выход схемы И 41 подключен к входу управлени  буфера 42, выходы регистра 37 данных чтени  N слов соединены с информационными входами демультиплексора 39, стробирую- щий вход которого подключен к входу чтени  регистра 5 данных, а выходы мультиплексора 40 - с информационными

иходами регистра 38 данных записи N ;лов.

На фиг.А показана блок-схема генерато- )а 16 цикла. Он содержит RS-триггер 43, 5ход установки которого соединен с входом енератора 16 цикла, а выход - с входом 1апрета генератора 44 тактовых импульсов 1 с входом сброса счетчика 45, счетный вход соторого подключен к выходу генератора 44 тактовых импульсов, и дешифратор 46, пер- зый, второй и третий выходы которого  вл - отс  соответственно первым, вторым и третьим выходами генератора 16 цикла, а четвертый выход соединен с входом сброса RS-триггера 43, причем информационные входы дешифратора 46 объединены с выходами счетчика 45.

На фиг.5 представлена блок-схема дешифратора 10 команд. Он содержит дешифратор 47, информационные входы которого объединены с информационными входами дешифратора 10 команд, первую 48, вторую 49, третью 50 и четвертую 51 схемы И, выходы которых  вл ютс  соответственно первым, вторым, третьим и четвертым выходами дешифратора 10 команд, причем его первый вход управлени  соединен с первым входом первой 48 схемы И, с первым входом второй 49 схемы. И и с первым входом четвертой 51 схемы И, вторые входи которых подключены соответственно к первому , второму и третьему выходам дешифратора 48, а второй - с первым входом третьей 50 схемы И и с третьим входом четвертой 51 схемы И.

Формирователь 14 длины слова данных работает следующим образом. На информационные входы формировател  подаетс  цифровой код, соответствующий разр дности слов данных, с которыми устройство должно оперировать на шинах 22 чтени  и 21 записи периферийных устройств. При этом минимальна  разр дность слова данных составл ет М бит, что соответствует разр дности данных микроконтроллера 1, а максимальна  - MxN бит, что соответствует разр дности данных периферийных устройств .

Рассмотрим функционирование формировател  14 при выполнении устройством операций передачи данных на шину 21 записи периферийных устройств. Цифровой код К {1... N}, установленный на информационных входах формировател  14, поступает на установочные входы первого 27 счетчика и переписываетс  в него, соответственно по вл  сь на его выходах по заднему фронту импульса на входе установки формировател  14, подключенном к второму входу четвертой схемы И. В исходном

состо нии-на первом входе четвертой 36 схемы И присутствует сигнал низкого уровн  с первого выхода первого 29 дешифратора , разрешающий прохождение импульса с

второго входа схемы И на ее выход и, соответственно , на вход записи первого 27 счетчика . Код К с выходов первого 27 счетчика поступает на информационные входы первого 29 дешифратора и на его К-ом выходе

0 .по вл етс  сигнал низкого уровн , передаваемый на соответствующий выход управлени  формировател  14. Третий 31 дешифратор, информационные входы которого объединены с входами выборки форми5 ровател  14, осущестэл ет дешифрацию команд, код которых поступает на эти входы выборки, причем сигнал высокого уровн  на его первом выходе формируетс , если дешифрируема  команда  вл етс  командой

0 записи данных, а на втором,-если командой чтени  данных.

Сигнал с первого выхода третьего 31 дешифратора поступает на второй вход первой 32 схемы И, на первый вход которой

5 подаютс  импульсы высокого уровн  с управл ющего входа формировател  14. Эти импульсы стробируют сигнал с первого выхода третьего 31 дешифратора и на выходе первой 32 схемы И и, соответственно, на

0 счетном входе первого 27 счетчика формируютс  результирующие импульсы, передним фронтом каждого из которых первый 27 счетчик уменьшает на единицу свое содержимое , что приводит к соответствующе5 му изменению кода на информационных входах первого 29 дешифратора. При этом на его соответствующих выходах от К-го до первого по вл ютс  сигналы низкого уровн , поступающие на соответствующие выхо0 ды управлени  формировател  14.

Сигнал низкого уровн , по вл ющийс  на первом выходе первого 29 дешифратора, поступает на первый вход четвертой 36 схемы И и разрешает прохождение на ее выход

5 импульса с входа установки формировател  14, задним фронтом которого первый 27 счетчик вновь устанавливаетс  в К-е состо ние и снимает сигнал низкого уровн  на первом выходе первого 29 дешифратора.

0 Кроме того, сигнал с первого выхода первого 29 дешифратора проходит на выход схемы 35 ИЛИ и далее на управл ющий выход формировател  14.

Рассмотрим функционирование форми5 ровател  14 при выполнении устройством операций приема данных с шины 22 чтени  периферийных устройств. Цифровой код К (1...-N), установленный на информационных входах формировател  14. поступает на установочные входы второго 28

счетчика и переписываетс  в него, соответственно по вл  сь на выходах второго 28 счетчика по заднему фронту импульса на его входе записи, который формируетс  на первом выходе второго 30 дешифратора.

В исходном состо нии счетчик 28 установлен в К-ое состо ние, на его выходах и, соответственно, на информационных входах второго 30 дешифратора присутствует цифровой код К, которому соответствует наличие сигнала низкого уровн  на К-м выходе второго 30 дешифратора, а второй 28 счетчик удерживаетс  в режиме счета импульсов , т.к. запись в счетчик 28 цифрового кода с информационных входов формировател  14 осуществл етс  лишь по заднему фронту импульса с первого входа второго 30 дешифратора .

Если дешифрируема  третьим 31 дешифратором команда  вл етс  командой чтени  данных, то на втором выходе этого дешифратора формируетс  сигнал высокого уровн , поступающий на второй вход второй 33 схемы И и разрешающий прохождение на выход этой схемы импульсов высокого уровн  с управл ющего входа формировател  14. При этом на выходе второй 33 схемы И и, соответственно, на счетном входе второго 28 счетчика, по вл ютс  импульсы, передним фронтом каждого из которых этот счетчик уменьшает на единицу свое содержимое, что приводит к соответствующему изменению кода на информацион- ных входах второго 30 дешифратора. В результате на соответствующих выходах второго 30 дешифратора от К-го до первого по вл ютс  сигналы низкого уровн , поступающие на соответствующие выходы управлени  формировател  14. Задним фронтом сигнала низкого уровн , по вл ющегос  на первом выходе второго 30 дешифратора, код К с установочных входов переписываетс  во второй 28 счетчик и этот счетчик вновь устанавливаетс  в К-ое состо ние, что, в свою очередь, приводит к переходу сигнала на первом выходе второго 30 дешифратора из низ.кого в высокий уровень. Кроме того, сигнал низкого уровн  с первого выхода второго 30 дешифратора разрешает прохождение импульса с выхода второй 33 схемы И на выход третьей 34 схемы И и далее на выход схемы ИЛИ 35, подключенный к управл ющему выходу формировател  14.

Таким образом, однажды записанный в первый 27 и второй 28 счетчики код длины слова данных автоматически перезаписываетс  в эти счетчики каждый раз, когда очередна  команда чтени  или записи данных орерирует с последним М-битным словом

данных и в этот момент формируетс  импульс на управл ющем выходе формировател  14, причем та или ина  операци  с очередным М-битным словом данных сопро- вождаетс  соответствующим изменением кода на выходах управлени  формировател  14.

Регистр 5 данных работает следующим образом. Данные из периферийных уст0 ройств по шине 22 чтени  поступают на входы данных регистра 5 данных, объединенные с информационными входами регистра 37 данных чтени  N слов и переписываютс  в него импульсом с шины 17 первого синхро5 импульса, подключенной к тактовому входу регистра 5 данных, объедин ющему N тактовых входов регистра 37 данных чтени  N слов, с выхода которого N слов параллельно поступают на информационные входы де0 мультиплексора 39 с N направлений, осуществл ющего переключение на свой выход и, соответственно, в порт данных регистра 5 данных разр дностью М бит одного из N входов, причем управление переключением

5 осуществл етс  под управлением цифрового кода, передаваемого с входов управлени  регистра 5 данных на входы управлени  де- мультиплексора 39, выходы которого стро- бируютс  импульсом, поступающим на

0 стробирующий вход демультиплексорэ 39 с входа чтени  регистра 5 данных.

Данные с порта данных разр дностью М бит регистра 5. которые должны быть переданы в виде слова данных разр дностью

5 MxN бит на шину 21 записи данных периферийных устройств, поступают на информационные входы мультиплексора 40 на N направлений, с выходов разр дностью М бит которого они передаютс  на одну из N

0 групп М-битных информационных входов регистра 38 данных записи N слов, выбор которых осуществл етс  под управлением цифрового кода, поступающего с входов управлени  регистра 5 данных на входы управ5 лени  мультиплексора 40. Запись этих данных в регистр 38 данных записи N слов осуществл етс  импульсами с соответствующих выходов 1... N схемы И 41, на первые входы которой поступает цифровой код с

0 входов управлени  регистра 5 данных, а на вторые N входов, объединенные с входом записи регистра 5 данных ,- импульсы записи . Слово данных разр дностью NxM бит, сформированное таким образом на выходах

5 регистра 38 данных записи N слов, поступает на информационные входы буфера 42, выходы которого объединены с выходами данных регистра 5 данных, а стробирующий вход подключен к первому выходу схемы И 41. Таким образом, слово данных будет передано на шину 21 записи периферийных стройств с выхода буфера 42 лишь когда лово данных разр дностью NxM бит будет |полностью сформировано в регистре 38 энных записи.

Генератор 16 цикла работает следующим образом. На его вход поступают импульсы , передаваемые далее на вход установки RS-триггера 43. каждым из которых триггер 43 устанавливаетс  и на его выходе формируетс  сигнал высокого уровн , поступающий на вход запрета генератора 44 тактовых импульсов и разрешающий генерацию импульсов на его выходе. Тактовые импульсы с выхода генератора 44 поступают на счетный вход счетчика 45, причем каждым импульсом счетчик увеличивает на единицу цифровой код на своих выходах, передаваемый на информационные входы дешифратора 46, причем на соответствующих выходах дешифратора 46 формируютс  сигналы низкого уровн , первые три из которых поступают соответственно на первый , второй и третий выходы генератора 16 цикла, а четвертый - на вход сброса RS-триггера 43, Этим сигналом триггер 43 сбрасываетс  и на его выходе формируетс  сигнал низкого уровн , запрещающий генерацию генератором 44 тактовых импульсов и сбрасывающий счетчик 45 в исходное состо ние, когда на его выходах присутствует нулевой код и соответственно на всех выходах дешифратора 46 формируютс  сигналы высокого уровн . Таким образом, каждый импульс, поступающий на вход генератора 16 цикла, приводит к формированию на его первом, втором и третьем выходах определенной последовательности импульсов низкого уровн .

Дешифратор 10 команд работает следующим образом. Цифровой код, приход щий на информационные входы дешифратора 47, преобразуетс  на соответствующих выходах дешифратора 47 в сигналы низкого уровн , стробируемые импульсами на первом либо втором входах управлени  дешифратора 10 команд и при этом, соответственно , на выходах первой 48, второй 49, третьей 50 либо четвертой 51 схем И формируютс  импульсы, по вл ющиес , соответственно , на первом, втором, третьем либо четвертом выходах дешифратора 10 команд.

Ниже рассматриваетс  алгоритм функ- I ционировани  за вл емого устройства. | После инициализации микроконтрол- I лер 1 начинает выборку команд из ПЗУ 4 команд, дл  чего в каждом цикле сначала выставл ет на своих выходах порта адреса код старшей части адреса, на выходах порта

данных - код младшей части адреса, затем результирующий код адреса запоминаетс  в регистре 6 адреса по переднему фронту импульса записи с первого управл ющего

выхода порта управлени  микроконтроллера 1, после чего этот код адреса поступает через внутреннюю шину адреса на адресные входы ПЗУ 4 программ и входы данных дешифратора 8 адреса, на третьем выходе

0 которого формируетс  импульс, поступающий на вход выборки ПЗУ А, по которому содержимое соответствующей  чейки передаетс  на выходы порта данных ПЗУ 4 и далее через двунаправленную внутреннюю

5 шину данных на входы порта данных микроконтроллера 1.

В ходе исполнени  программы начальной установки, хран щейс  в ПЗУ 4 программ , микроконтроллер 1 программирует

0 БОП 2 и устанавливает режим работы встроенного приемопередатчика, выход передатчика и вход приемника которого подключены к линии 23 последовательной св зи с удаленной ЭВМ.

5Программирование БОП 2 заключаетс 

в программной установке статуса уровней приоритетов запросов, поступающих на входы БОП 2 с шины 19 запросов периферийных устройств, маскировании этих запросов, оп0 ределении способа формировани  сигнала прерывани  на выходе БОП 2, поступающего на вход прерывани  микроконтроллера 1, и выполн етс  следующим образом.

Адрес БОП 2. сформированный микро5 контроллером 1 способом, описанным выше , на выходах регистра 6 адреса, поступает на входы данных регистра 7 команд и запоминаетс  в нем по заднему фронту импульса с первого управл ющего выхода порта уп0 равлени  микроконтроллера 1.

На второй группе выходов регистра 7 команд выдел ютс  коды команд обработки данных, а также субадресов, поступающих на шину 26 субадреса, и номеров, через

5 дешифратор 9 номера поступающих на шину 20 номера периферийных устройств, в то врем  как на первой группе выходов этого регистра формируютс  коды как команд обработки данных, так и статусных

0 команд.

Коды команд обработки данных с второй группы выходов регистра 7 команд и, в частности, команда записи данных в БОП 2 поступают на информационные входы де5 шифратора 10 команд, при этом на первом выходе дешифратора 10 команд по этой команде формируетс  импульс записи данных в БОП 2, выставл емых в этот момент микроконтроллером 1 на внутренней шине данных .

Запрограммированный соответствующим образом БОП 2 готов к обработке запросов , поступающих с шины 19 запросов периферийных устройств на его информационные входы, заключающейс  в формировании на выходе БОП 2 сигнала запроса на прерывани , поступающего на вход прерывани  микроконтроллера 1 и вызывающего переход микроконтроллера 1 к выполнению подпрограммы обслуживани  прерывани , в ходе чего БОП 2 под управлением импульса на его входе чтени  передает через внутреннюю шину данных в порт данных микроконтроллера 1 код номера соответствующего запроса на шине 19 запросов периферийных устройств.

При этом импульс на входе чтени  БОП 2 образуетс  на втором выходе дешифратора 8 адреса в соответствии с кодом адреса, сформированного микроконтроллером 1 на внутренней шине адреса как это было описано выше.

Программирование встроенного в микроконтроллер 1 последовательного приемопередатчика заключаетс  в установке формата посылки и скорости обмена по линии 23 св зи, соответствующих прин тым дл  удаленной ЭВМ, с которой осуществл етс  обмен данными.

После окончани  программировани  БОП 2 и встроенного приемопередатчика микроконтроллер 1 через последовательный передатчик посылает по линии 23 св зи в удаленную ЭВМ последовательность кодовых слов, информирующих удаленную ЭВМ о готовности устройства к организации обмена данными между этой ЭВМ и периферийными устройствами, после чего микроконтроллер 1 переходит в режим приема информации из линии 23 св зи с удаленной ЭВМ, ожида  прихода данных во встроенный приемник.

Удаленна  ЭВМ, получив заранее заданную последовательность кодовых слов, посылает в устройство через линию 23 св зи массив данных, представл ющих собой программу взаимодействи  устройства с периферийными устройствами.

Считыва  передаваемые ЭВМ данные с встроенного приемника, микроконтроллер 1 пословно записывает их в ОЗУ 3 данных, формиру , как это было показано выше, адреса соответствующих  чеек ОЗУ 3 на внутренней шине адреса, подключенной к адресным входам ОЗУ 3. При этом на первом выходе дешифратора 8 адреса формируетс  импульс выборки ОЗУ 3, а собственно запись данных в ОЗУ 3 осуществл етс  из микроконтроллера 1 по внутренней шине данных под управлением

импульсов записи, поступающих с второго выхода порта управлени  микроконтроллера 1 на вход записи ОЗУ 3.

По окончании записи в ОЗУ 3 всего мас- 5 сива данных, переданных из ЭВМ в микроконтроллер 1, ЭВМ переходит в режим ожидани  приема данных от периферийных устройств, а микроконтроллер 1 начинает выборку команд из ОЗУ 3, формиру , как это

0 было показано выше, адреса  чеек и импульсы выборки ОЗУ 3, причем передача информации из ОЗУ 3 на внутреннюю шину данных осуществл етс  под управлением импульсов с третьего выхода порта управле5 ни  микроконтроллера 1.

В ходе исполнени  программы микроконтроллер 1 может выполнить одну из следующих операций: чтение данных с шины 22 чтени ; запись данных на шину 21 записи;

0 чтение статусной информации; установка статусной информации; св зь с удаленной ЭВМ.

Первые две операции сопровождаютс  предварительной установкой формировате5 л  14 длины слова данных и кодов на шинах 11 команд, номера 20, субадреса 26, а также запуском генератора 16 цикла, причем исполнение команд периферийными устройствами контролируетс  микроконтроллером

0 1 по состо нию первого 12 и второго 13 триггеров, выходные сигналы которых передаютс  соответственно на первый и второй статусный входы микроконтроллера 1.

Начальна  установка формировател  14

5 длины слова данных осуществл етс  переписью в него через информационные входы данных с первой группы статусных выходов микроконтроллера 1, в результате чего в формирователе 14 устанавливаетс  код дли0 ны слова данных К (1... N}.

Если микроконтроллер 1 должен выполнить операцию чтени  или записи данных с шины 22 чтени  или, соответственно, на шину 21 записи периферийных устройств, он

5 через регистр 6 адреса формирует адрес на внутренней шине адреса, который переписываетс  в регистр 7 команд, как это было показано выше. При этом код данных с второй группы выходов регистра команд 7 по0 ступает на шину 26 субадреса, через дешифратор 9 номера - на шину 20 номера, на информационные входы дешифратора 10 кома.нд и на входы выборки формировател  14 длины слова, а с первой группы

5 выходов - на шину 11 команд периферийных устройств.

В результате дешифрации данных, поступивших на его информационные входы, дешифратор 10 команд формирует импульсы на втором и третьем выходах соответстИЛИ

импульсов

венно дл  команд записи и чтени  данных и на четвертом выходе - импульс записи статусной информации в формирователь 14 длинь слова, причем этот импульс формируетс  в дешифраторе 10 команд автоматически п и дешифрации команды записи либо чтени  данных.

выполнении команды чтени  дан- шины 22 чтени  периферийных уст- в импульс с четвертого выхода рзтора 10 команд проходит на управой вход формировател  14 длины сло- Далее через третью 34 схему И и схему на управл ющий выход формиро- 14, своим задним фронтом уменьша  шицу содержимое второго 28 счетчи- HN пульс с управл ющего выхода форми- ел  14 длины слова запускает 16 цикла, который вырабатывает первом, втором и третьем выходах поступающие соответственно на 17 первого, шину 18 второго синхро- периферийных устройств и на установки формировател  14. Первым пульсом, поступающим на такто- регистра 5 данных, слово данных NxM бит целиком переписы- с шин 22 чтени  в регистр 37 данных N слов. Одновременно на выходах формировател  14 формируетс  код слова данных, поступающий на вхо- демультиплексора 39 с N на- который подключает на свои К-ю группу, выходов регистра 37 чтени . Теперь при поступлении на чтени  регистра 5 данных импульса с выхода дешифратора 10 команд с выходов демультиплексора 39 этим импульсом и поступают порт данных регистра 5 данных и да- внутреннюю шину данных в-порт микроконтроллера 1. Таким обра- EJ микроконтроллер 1 будет прин то К-е бит|ное слово, тогда как всего необходимо К М-битных слов, что и составл ет операцию чтени  данных микрокон- ром 1 с шины 22 чтени  периферий- у тройств.

результате выполнени  следующей чтени  микроконтроллер 1 считает регистра 37 данных чтени  (К-1)-е М-бит- с ов и т.д. до тех пор, пока не будет первое М-битное слово. При этом и раз на третьем выходе дешифрато- оманд будет формироватьс  импульс, на вход чтени  регистра 5 , на, выходах управлени  формирова- 4 длцны слова - последовательно, от уменьшающиес  коды, переключаю- емультиплексор 39 на соответствуюп и команды

При ных с ройс деши л ющ ва, и 35

вател на ед ка. рова генерётор на свс их импульсы шину импу; вход } син: вый разр дностью ваетс чтени t даннь х Кдлииы ды управлени , правлений выхо; ы даннь х вход треть го данные строб -фуютс  через лее

данных зом, Мприн5|ть полную тролл ных

в

команды

из

ное

счита о

каждь

раЮ

поступающий

данных

тел 

К до 1

щие

щую группу выходов регистра 37 данных чтени , на четвертом выходе дешифратора 10 команд- импульс, через вторую 33 схему И попадающий на счетный вход второго 28

счетчика и уменьшающий каждый раз на единицу его содержимое, причем на управл ющем выходе формировател  14 импульсы формироватьс  не будут, т.к. на первом выходе второго 30 дешифратора присутст0 вует сигнал высокого уровн , запрещающий прохождение этих импульсов на выход третьей 34 схемы И, и генератор 16 цикла запускатьс  не будет.

Когда микроконтроллером 1 будет под5 ана команда чтени , по которой в него будет считано первое М-битное слово данных и, таким образом, передано с шин 22 чтени  все слово КхМ бит, задним фронтом импульса с четвертого выхода дешифратора 10 ко0 манд, прошедшего через вторую 33 схему И, второй 28 счетчик будет установлен в нулевое состо ние и на первом выходе второго 30 дешифратора по витс  сигнал низкого уровн , фронтом которого второй 28 счетчик

5 будет вновь установлен в К-е состо ние.

Теперь при выполнении новой операции чтени  данных нет необходимости начальной установки длины слова данных иначе как только тогда, когда требуетс  из0 менить длину слова данных. Однако установка той или иной длины слова данных зависит от разр дности слова данных периферийного устройства, имеющего максимальную разр дность среди всех пери5 ферийных устройств, сопр жение которых с удаленной ЭВМ осуществл ет предлагаемое устройство, и должна производитьс  один раз после инициализации микроконтроллера 1.

0При выполнении команд записи данных

из микроконтроллера 1 на шину 21 записи периферийных устройств по каждой команде записи импульс с четвертого выхода дешифратора 10 команд проходит на управ5 л ющий вход формировател  14 длины слова и далее через первую 32 схему И - на счетный вход первого 27 счетчика, своим задним фронтом уменьша  каждый раз на единицу его содержимое, первоначально

0 равное К. Цифровой код от К до 1 с выходов первого 27 счетчика поступает на информационные входы первого 29 дешифратора, на выходах которого от К до 1 формируютс  импульсы, поступающие на выходы данных

5 формировател  14 длины слова и далее на входы управлени  мультиплексора 40 на N направлений, на информационные входы которого последовательно поступают К М- битных слов с порта данных микроконтроллера 1, а также на первые входы схемы И 41,

на вторые входы которой поступают импульсы с второго выхода дешифратора 10 команд . При этом на соответствующих выходах от К-го до первого схемы 1/1.41 формируютс  импульсы, поступающие на соот- ветствующие тактовые входы регистра 38 данных записи N слов, по которым в этом регистре формируетс  КхМ-битное слово данных, поступающее на информационные входы буфера 42 и стробируемое импульсом с первого выхода схемы И 41. С выходов буфера 42 стробированные данные поступают через выходы данных регистра 5 данных на шину 21 записи периферийных устройств . Одновременно с этим первый 26 счетчик переходит в нулевое состо ние, соответственно на первом выходе первого 29 дешифратора по вл етс  сигнал низкого уровн , разрешающий прохождение импульса с входа установки формировател  14 длины слова на выход четвертой схемы И 36. Сигнал с первого выхода первого 29 дешифратора через схему ИЛИ 35 поступает на управл ющий выход формировател  14 и далее на вход генератора 16 цикла, запуска  его, как это было описано выше. Генератор 16 цикла формирует сигнал на шине 17 первого синхроимпульса, на шине 18 второго синхроимпульса и на входе установки формировател  14, причем первый 27 счетчик в формирователе 14 будет вновь установлен в К-ое состо ние, чем будет завершена полна  операци  записи данных из микроконтроллера 1 на шину 21 записи периферийных устройств.

В ходе исполнени  операций чтени  или записи данных микроконтроллер 1 может контролировать состо ние шины 24 дешифрации команд и шины 25 ответа периферийных устройств. Сигналы с ука- занных шин поступают на информационные входы соответственно первого 12 и второго 13 триггеров и их состо ние запоминаетс  в этих триггерах по импульсу с шины.17 первого синхроимпульса. Выходные сигналы триггеров могут быть считаны соответственно на первый и второй статусные входы микроконтроллера 1. При этом сигнал низкого уровн  на выходе первого 12 триггера показывает , что поданна  микроконтроллером

Iкоманда, определ ема  кодами на шине

IIкоманд, шине 20 номера и шине 26 субадреса, не выполнена выбранным периферийным устройством, что говорите неисправности этого устройства, о чем микроконтроллер должен сообщить удаленной ЭВМ, а сигнал низкого уровн  на выходе второго 13 триггера, - что в результате исполнени  поданной микроконтроллером

1 команды выбранное периферийное устройство выполнило заранее обусловленную операцию.

Микроконтроллер 1 может установить данные на второй группе своих статусных выходов, привод  тем самым в определенное состо ние шину 15 запрета, чем достигаетс  запрещение или разрешение выполнени  заранее обусловленных операций одновременно всеми периферийными устройствами.

При необходимости обмена данными с удаленной ЭВМ микроконтроллер 1 приступает к выполнению заданного протокола обмена по последовательной линии 23 св зи через встроенный приемопередатчик.

Claims (1)

1. Формула изобретени  1. Устройство дл  сопр жени  ЭВМ с периферийными устройствами, содержащее регистр команд, перва  группа выходов которого соединена с шиной команд периферийных устройств, дешифратор номера, выходы которого соединены с шиной номера периферийных устройств, генератор цикла , первый выход которого подключен к шине первого синхроимпульса, а второй выход - к шине второго синхроимпульса периферийных устройств, первый и второй триггеры, тактовые входы которых подключены к шине первого синхроимпульса, причем информационный вход первого триггера соединен с шиной дешифрации команд , а второго - с шиной ответа периферийных устройств, регистр данных, информационные входы и выходы которого соединены соответственно с шиной чтени  и шиной записи периферийных устройств, посто нную пам ть программ, оперативную пам ть данных и блок обработки прерываний , порты данных которых объединены с внутренней шиной данных и с портом данных регистра данных, и дешифратор адреса , первый выход которого соединен с входом чтени  блока обработки прерываний , отличающеес  тем, что, с целью повышени  быстродействи  в режиме обмена данными с одновременным аппаратным упрощением, в него введены регистр адреса, дешифратор команд, формирователь длины слова данных и блок управлени  обменом, порт данных которого и перва  группа входов данных регистра адреса объединены с внутренней шиной данных, порт адреса блока управлени  обменом соединен с второй группой входов данных регистра адреса, выходы которого подключены к внутренней шине адреса устройства, объедин ющей входы данных регистра команд, дешифратора адреса и адресные входы оперативной пам ти данных и посто нной пам ти

   ходы

   дами

   пам 

   ных,

   равл

   запи

   команд, при этом второй и третий вы- цешифратора адреса соединены с вхо- выборки соответственно посто нной и команд и оперативной пам ти дан- тервый управл ющий выход блока уп- зни  обменом соединен с входом

   :и регистра адреса и входом записи регистра команд, втора  группа выходов которого подключена к информационным входам дешифратора номера, шине субадреса периферийных устройств, входам выборки формировател  длины слова данных и к информационным входам дешифратора команд , первый вход управлени  которого соединен с входом записи оперативной па- м ти данных и с вторым управл ющим выходом блока управлени  обменом, третий упраил ющий выход которого подключен к Bxoflv чтени  оперативной пам ти данных и

   к второму входу управлени  дешифратора команд, первый выход которого соединен с входэм записи блока обработки прерываний , выход которого подключен к входу пре- рывгни  блока управлени  обменом, а инфс рмационные входы объединены с шиной о апросов периферийных устройств, шина гервого синхроимпульса которых подключена к тактовому входу регистра данных, вход записи и вход чтени  которого соединены соответственно с вторым и третьим выходами дешифратора команд, четвертый выход которого подключен к управл ющему входу формировател  длины слова данных, информационные входы которого соединены с первой группой статусных

   выходов блока управлени  обменом, выхсды данных - с входами.управлени  ре- гист за данных, управл ющий выход - с входом генератора цикла, а вход установки - с третьим выходом генератора цикла, причем втора  группа статусных выходов блока уп- равгени  обменом соединена с шиной запрета периферийных устройств, его первый и второй статусные входы - с выходами соответственно первого и второго триггеров. а выход передачи и вход приема данных соединены с последовательной линией св зи . ;

   Ј. Устройство поп.1,отличающее- с   |тем, что формирователь длины слова данных содержит первый и второй счетчики , установленные входы которых  вл ютс  информационными входами формировател , тервый и второй дешифраторы, входы которых подключены к выходам соответст- венно первого и второго счетчиков, третий дешифратор, входы которого  вл ютс  вхо5

   10 15

   0

   5

   0

   5

   0 5

   0 5

   дами выборки формировател , первый и второй элементы И, первые входы которых объединены и  вл ютс  управл ющим входом формировател , вторые входы первого и второго элементов И подключены соответственно к первому и второму выходам третьего дешифратора, а выходы - к счетному входу соответственно первого и второго счетчиков, третий элемент И, первый вход которого соединен с выходом второго элемента И, элемент ИЛИ, первый вход которого подключен к выходу третьего элемента И, а выход  вл етс  управл ющим выходом формировател , при этом группы выходов первого и второго дешифраторов образуют выходы данных формировател , причем первый выход группы выходов первого дешифратора соединен с вторым входом элемента ИЛИ и с первым входом четвертого элемента И, первый выход группы выходов второго дешифратора соединен с вторым входом третьего элемента И и с входом записи второго счетчика, вход записи первого счетчика соединен с выходом четвертого элемента И, второй вход которого подключен к входу установки формировател .

   3. Устройство по п. г, о т л и ч а ю щ е е- с   тем, что регистр данных содержит регистр чтени  данных, регистр данных записи , демультиплексор, мультиплексор, группу элементов И и буфер, причем входы данных регистра соединены с информационными входами регистра данных чтени , тактовые входы которого  вл ютс  тактовым входом регистра, выходы данных регистра соединены с выходами буфера, информационные входы которого подключены к выходам регистра данных записи, входы управлени  регистра соединены с входами управлени  демультиплексора и мультиплексора и с первой группой входов элементов И группы, втора  группа входов которых  вл етс  входом записи регистра, а выходы подключены соответственно к тактовым входам регистра данных записи, выходы демультиплексора и информационные входы мультиплексора объединены и  вл ютс  портом данных регистра, причем выход первого элемента И группы подключен к входу управлени  буфера, выходы регистра данных чтени  соединены с информаци- онными входами демультиплексора, стробирующий вход которого  вл етс  входом чтени  регистра, выходы мультиплексора соединены с информационными входами регистра данных записи.

   1837303

   Фиг. Т

   фие.4

   фиг.З