SU1401470A1 - Устройство дл сопр жени ЭВМ с внешним устройством - Google Patents
Устройство дл сопр жени ЭВМ с внешним устройством Download PDFInfo
- Publication number
- SU1401470A1 SU1401470A1 SU864163570A SU4163570A SU1401470A1 SU 1401470 A1 SU1401470 A1 SU 1401470A1 SU 864163570 A SU864163570 A SU 864163570A SU 4163570 A SU4163570 A SU 4163570A SU 1401470 A1 SU1401470 A1 SU 1401470A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- information
- output
- node
- group
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к области вычислительной техники и предназначено дл сопр жени внешних устройств с ЭВМ. Целью изобретени вл етс повышение производительности за счет обеспечени двустороннего обмена информацией и увеличени объема буферной пам ти. Устройство содержит узел приемников, узел передатчика, узел приемопередатчиков, регистр состо ни , счетчик адреса, узел управлени , буферную пам ть, мультиплексор данных,.мультиплексор управл ющих сигналов, делитель, шинный формирователь . 1 з.п. ф-лы, 5 ил. (Я
Description
4
Изобретение относитс к вычислительной технике и предназначено дл сопр жени внешних устройств с ЭВМ.
Цель изобретени - повышение производительности за счет обеспечени двустороннего обмена информацией и увеличени объема буферной пам ти.
На фиг. 1 представлена блок-схема устройства; на фиг,, 2 - узел управ- лени ; на фиг. 3 - регистр состо ни на фиг. 4 - схема счетчика адреса; на фиг, 5 - схема делител .
Устройство сопр жени содержит (фиг, 1) узел 1 управлени , счетчик
2адреса, регистр 3 состо ни , мультиплексор 4 данных, делитель 5, буферную пам ть (БП) 6, мультиплексор
7 сигналов управлени , шинный формирователь 8, узел 9 приемников, узел 10 передатчика, узел 11 приемопередатчиков , входы и выходы 12-66 узлов устройства.
Узел 1 управлени содержит (фиг, 2). дешифратор 67 адреса, эле- менты НЕ 68 и 69, элементы И-НЕ 70-73 дешифратор 74, триггер 75, элемент НЕ-ШШ-НЕ 76, элемент 77 задержки.
Узел управлени предоставл ет процессору возможность обмена с устройством дл сопр жени при помощи лишь трех слов в адресном пространстве ОЗУ ЭВМ, Это слово состо ни (СС), слово данных (СД) и слово адреса (СА При обращении к первому слову процессор может обмениватьс с регистром
3состо ни , при обращении к второму - с БП 6, а при обращении к третьму - с регистром 2 (фиг, 1),
.Узел управлени работает следующим образом,
При по влении присвоенного устройству адреса на лини х ДА 12 (фиг, 2) и логической единицы на линии ВУ В 29 на выходе элемента И-НЕ 70 по вл етс низкий уровень, который канальным сигналом СИА В 30 заноситс в триггер 75, По вление 1 на нулевом выходе триггера 75 (сигнал Выбор в) говорит об обращении процессора к устройству. Выбор конкретного слова (СС, СД, СА) определ етс состо ни ми линий ДА 01, ДА 02, которые управл ют дешифратором . По вление сигнала Выбор Б на входах элементов И-НЕ 71 и 72 раз решает прохождение сигналов Ввод В 31 и Вывод в 32 и, следовательно, по вление сигнала СИП В 47, а по в
Q
c
,.
5
5
45 50 5
0
ление сигнала Выбор Н на входах дешифратора 74 разрешает его работу, В зависимости от того, осуществл ет ли процессор цикл Чтение или Запись , на входы дешифратора 74 и элементов И-НЕ 72 и 71 поступает либо сигнал Ввод В 31 либо Вывод В 32. В любом случае с некоторой задержкой по вл етс сигнал СИП В 47, который поступает в узел 10, Если был.цикл Чтение, то вырабатываетс сигнал ЧТ Н 48, который поступает на управл ющий вход 49 узла 11 и переводит его в состо ние передачи, а также в зависимости от кода на лини х ДА 01 и ДА 02 вырабатываетс один из сигналов ЧТ ССН 41, ЧТ СДН 54 или ЧТ САН 50, управл ющих передачей данных соответствующего слова в процессор. Аналогично, при выполнении процессором цикла Запись по вл етс один из сигналов ЗАП ССН 42, ЗАП СД Н или ЗАП СА . При обращении процессора к слову данных в любом цикле вырабатываетс сигнал ВБР СД Н 43, который может поступать через мультиплексор 7 в ВП 6,
Регистр 3 состо ни (фиг, 3) содержит четыре регистра Старт/Стоп 78, Чтение/Запись 79, ЗВМ/ВУ 80, Слово-Байт 81, элемент НЕ-ШШ-НЕ 82 и шинный формирователь 83,
При обращении процессора к слову состо ни возможна запись необходимого кода в триггеры регистра состо ни сигналом ЗАП ССН 40, а также чтение состо ни триггера 78 по сигналу ЧТ СС Н 39,.По этому сигналу шинный формирователь-83 передает на линию Д 15 (26) состо ние триггера 78, Этот триггер отличаетс от трех других еще и тем, что сбрасываетс при включении Питани ЭВМ сигналом Сброс Н 33, или по инициативе внешнего устройства сигналом КД Н (конец данных) 12 при помощи элемента НЕ-ИЛИ-НЕ 82, Состо ние этого триггера всегда передаетс внешнему устройству через выход 15 управлени обменом. Сигнал Чтение/Запись 16 с соответствующего триггера также. пбступает на ВУ с выхода 16 управлени направлением обмена,
Счетчик 2 адреса состоит (фиг, 4) из шестнадцатиразр дного двоичного счетчика с возможностью параллельной записи (четыре четырехразр дных счетчика 84-87) и шинных формирователей 88-91.
Делитель содержит (фиг. 5), триггер 92, элемент НЕ 93, элемент ИЛИ 94 и мультиплексор 95. Триггер и мультиплексор управл ютс сигналом Слово/Байт 35. Если установлен режим Слово, то с входа 62 узла 5 на его выход сигнал проходит без изменений . Если на линии Слово/Байт 35 установлен О (режим Байт), то на выход проходит лишь каждый второй входной импульс.
Мультиплексор 4 данных и мультиплексор 7 сигналов управлени переключаютс сигналом ЭВМ/ВУ 37(38). Если этот сигнал в состо нии (режим ЭВМ, то на информационный вход 66 БП 6 через информационный вход 23 на выход мультиплексора 4 поступают данные с шины ДА 00-ДА 15 (с выхода 20 узла 11), а на управл ющие входы 61 и 60 БП 6 поступают соответственно сигналы ВБР СД Н и ЗАЛ СД Н с управл ющих выходов 43 и 44 узла 1 через мультиплексор 7. Если же в регистре 3 включен режим ВУ, то на информационный вход 66 БП 6 подаютс данные с внешнего устройства через информационный вход 13 мультиплексора 4, а на управл ющие входы 61 и 60 БП 6 через информационные входы 14 и 57 мультиплексора 7 поступают синхроимпульсы внешнего устройства и сигнал Чтение/Запись с выхода 16 регистра 3.
Устройство работает следующим образом.
При включении питани канальным сигналом к Сброс Н, прошедшим через узел 9 и поступившим на вход 33 регистра 3, сигнал Старт/Стоп на выходе 15 управлени обменом устанавливаетс в состо ние Стоп. Дл переключени устройства,в состо ние ввода с ВУ процессор передает в регистр 3 код, который устанавливает на выходах 34, 15, 16 и 36 регистра 3 соответственно сигналы Слово, Старт Запись, ВУ. Этот код (1000048), переданный из канала,на выход 20 узла 11 (шина ДА 00-ДА 15) и, следовательно , на информационный вход 21 регистра 3, записываетс в триггеры сигналом ЗАП СС Н, поступившим на вход 40 регистра 3 с выхода 42 узла 1
Внешнее ус-тройство после получе ни сигналов Старт и Запись на:чинает вьфабатьгоать синхроимпульсы.
0
5
0
5
0
которые поступают на вход 14 мульти- плексора 7 и затем с выхода 59 мультиплексора 7 на вход 61 БП 6 и вход
62делител 6 (так как мультиплексо- ры сигналом ВУ с выхода 36 регистра 3 переключаютс на режим работы
с ВУ). Одновременно через информационный вход 13 данные с выхода мультиплексора 4 поступают на информационный вход 66 БП 6 и запоминаютс в нем, так как на входе 60 БП 6 присутствует сигнал Запись, поступающий через информационный вход 57 мультиплексора 7 на его выход с выхода 16 управлени направлением обмена регистра 3. Данные обрабатываютс синхроимпульсами, поступающими на вход 61 БП 6 и на вход 62 делител 5. Поскольку на выходе 34 управлени первьм режимом регистра присутствует сигнал Слово, то он по входу 35 делител 5 удерживает последний в таком режиме, когда сигналы проход т на выход без изменений. В результате каждый синхроимпульс ВУ увеличивает на 1 содержимое счетчика в регистре 2 через счетный вход
63счетчика 2. Таким образом, поступающие от ВУ данные последовательно запоминаютс в БП 6.
После завершени передачи блока данных (длина блока должна быть меньше или равна емкости БП) внешнее устройство через вход 12 управлени
обменом регистра 3 устанавливает
триггер (и соответствующий сигнал на выходе 15) в состо ние Стоп. Это состо ние считываетс процессором при обращении к слову состо ни . При этом узел 1 вырабатывает сигнал .ЧТ СС Н, поступающий на вход 39 регистра 3, и одновременно вырабатывает сигнал ЧТ Н, поступаюпц й на управл ющий вход 49 узла 11, При
5 этом состо ние триггера Старт/стоп передаетс на информационный вход 25 узла 11 (шина Д 00-Д 15) с информационного выхода 26 регистра 3. После завершени обмена с ВУ процессор устанавливает триггер ЭВМ/ВУ в состо ние ЭВМ путем передачи необходимого кода в регистр 3. При этом узел 1 вырабатывает сигнал ЗАП СС Н, поступающий на управл ющий
5 вход 40 регистра 3, а стробируклцие данные, установленные к этому моменту в канале ЭВМ и прошедшие с выхода
20узла 11 на информационный вход
21регистра 3. Дальнейшие действи
0
0
процессора целиком определ ютс программой , котора зависит от решаемой задачи. При этом любые операции с хранимыми в БП данными включают в себ Запись (Чтение) адреса в счетчике 2 (эти операции обмена нужны не всегда, так как при последовательной выборке или записи значение счетчика , адреса автоматически увеличиваетс , вход 61 БП 6 соединен через делитель 5 со счетным входом 63 счетчика 2), а также Чтение (Запись) данных из БП 6. При этом узел 1 уп-. равлени вырабатывает дл счетчика 2 и БП 6 в соответствии с режимом обмена необходимые управл ющие сигналы (например, дл счетчика 2 это ЧТ СА Н и ЗАЛ СА Н, а дл БП 6 - ЧТ СД Н и ЗАП СД Н). Обмен процессора со счетчиком 2 аналогичен описанному выше обмену с регистром 3.
Обмен с БП 6 осуществл етс следующим образом.
Поскольку на выходе 36 управлени вторым режимом присутствует сигнал ЭВМ и поступает на управл ющие входы 37 и 38 мультиплексоров 4 и 7, то на информационный вход 66 БП 6 проход т данные с информационного входа 23 мультиплексора 4, т.е. с выхода 20 узла t1 (шина ДА .00-ДА 15). Сигналы CS 59 и 58 на управл ющие входы 61 и 60 БП 6 поступают с управл ющих выходов 43 и 44 узла 1 через входы 45 и 46.
После обработки данных, хран щихс в БП 6, возможен их вывод обратно на внешнее устройство. Этот режим отличаетс от режима ввода данных с ВУ только тем, что на выходе 16 управлени направлением передачи установлен режим Чтение ( логическа 1). Уели устройство сопр жени может работать в режиме прерываний, то вместо ожидани процессор может обслуживать другие устройства или выполн ть еще какие-либо действи .
Очень части при обработке процессором хранимой в БП информации необходим режим поэлементной модификации массива данных. Предлагаемое устройство позвол ет выполн ть такие операции без использовани дополнительной оперативной пам ти. Дл реализации этого режима достаточно установить триггер Слово/Байт регистра 3 в состо ние Байт. Тогда увеличение счетчика адреса будет происходить лишь при каждом втором обращении
к БП, т.е. допустимо считывание слова данных из БП и запись ei o после модификации по прежнему адресу. Этот же самый режим позвол ет осуществл ть побайтовую запись при чтение данных. В любой момент возможно изменение начального адреса группы данных, подлежащих считыванию или модификации по сигналу ЗАП СА Н, а также всегда можно определить текущий адрес регистра 2 путем считывани его значени (по сигналам ЧТ СА Н и ЧТ Н). Это может потребоватьс при
определении длины блока данных, поступивших с внешнего устройства, при использовании устройства в качестве дополнительной пам ти ЭВМ, а также при обработке БЗУ в произвольной по20
следовательности.
Claims (2)
1. Устройство дл сопр жени ЭВМ
с внешним устройством, содержащее узел приемников, узел передатчика, узел приемопередатчиков, узел управлени , счетчик адреса, буферную пам ть , мультиплексор сигналов управлени , причем первый, второй, третий, четвертый, п тый информационные входы узла приемников вл ютс входами устройства дл подключение} к группе управл ющих выходов ЭВМ, информаци- онньй выход узла передатчика вл етс выходом устройства дл подключени к синхровходу ЭВМ, перва группа информационных входов-выходов узла приемопередатчиков образует группу входов-выходов устройства дл подключени к группе информационных входов-в ыходов ЭВМ, втора группа информационных входов-выходов узла приемопередатчиков, перва группа информационных выходов счетчика адрес а и группа информационных выходов буферной пам ти образуют группу входов-выходов устройства дл подключени к группе информационных входов-выходов внешнего устройства,
первый информационный вход мульти- . плексора управл ющих сигналов вл етс входом устройства дл подключени к синхровыходу внешнего устройства , при этом первый, второй, третий , четвертый, п тый информационные выходы узла приемников соединены соответственно с установочным входом, первым, вторым, третьим, четвертым входами логического услови узла управлени , первый выход которого соединен с информационным гзходом узла передатчика, второй выход узла управлени соединен с управл ющим входом узла приемопередатчиков, группа информационных выходов которого соединена с группой информационных входов счетчика адреса и с группой входов логического услови узла управлени третий и четвертый выходы которого соединены соответственно с входами чтени и записи счетчика адреса, втора группа информационных выходов которого соединена с группой адресных входов буферной пам ти, входы разрешени и записи-чтени которой соединены соответственно с первым и вторым информационными выходами мультиплексора управл ющих сигналов второй и третий информационные входы которого соединены соответственно с п тым и шестым выходами узла управлени , отличающеес тем, что, с целью повьш1ени производительности, в него введены регистр состо ни , мультиплексор данных, делитель, шинный формирователь , причем первый установочный вход регистра состо ни вл етс входом устройства дл подключени к установочному выходу внешнего устройства , информационный выход буферной пам ти соединен с информационным входам шинного формировател и вл етс выходом устройства дл подключени к информационному входу внешнего устройства, перва группа информационных входов мультиплексора данных образует группу входов устройства дл подключени к группе информационных выходов внешнего устройства, первый информационный выход регистра состо ни вл етс выходом устройства дл подключени к входу запуска внешнего устройства, второй информационный выход регистра состо ни соединен с четвертым информационным входом мультиплексора управл ющих сигналов и вл етс выходом устройства дл подключени к входу чтени -записи внешнего устройства третий информационный выход регистра состо ни и информационный выход шинного формировател соединены со старшим разр дом второй группы информационных входов-выходов узла приемопередатчиков, при этом группа информационных выходов узла приемопередатчиков соединена с группой
5
10
15
20
25
8
информационных иходг1В рогистра состо ни и с второй группой информационных входов мультиплексора данных, управл юп1 1Й вход которого соединен с четвертым информационным выходом регистра состо ни и с управл ющим входом мультиплексора управл ющих сигналов, первый информационный выход которого соединен с тактовым входом делител , разрешающий вход которого соединен с п тым информационным выходом регистра состо ни , входы чтени и записи которого соединены соответственно с седьмым и восьмым вькодами узла управлени , дев тый выход которого соединен с управл ющим входом шинного формировател , установочный вход регистра состо ни соединен с первым информационным выходом узла приемников, выход делител соединен со счетным входом счетчика адреса, группа информационных выходов мультиплексора данных соединена с группой информационных входов буферной пам ти,
2. Устройство по п. 1, отличающеес тем, что узел управлени содержит дешифратор адреса, триггер, дешифратор, четьфе элемента И-НЕ, два элемента НЕ, элемент НЕ-ШИ-НЕ, элемент задержки, причем группа информационных входов дешифратора адреса, первый, второй информационные входы дешифратора, вход первого элемента НЕ, первый вход первого элемента И-НЕ образуют группу входов логического услови узла, второй вход первого элемента И вл етс первым входом логического услови узла, синхровход триггера вл етс вторьм входом логического услови узла, первый управл ющий вход дешифратора соединен с первым входом второго элемента И-НЕ и вл етс
45 четвертым входом логического услови узла, вход второго элемента И соединен с первым входом третьего элемента И-НЕ и вл етс третьим входом логического услови узла, еди50 ничный вход триггера вл етс установочным входом узла, выход элемента задержки вл етс первым выходом узла, выход третьего элемента И-НЕ соединен с первым входом четвертого
55 элемента И-НЕ и вл етс вторым выходом узла, первый, второй, третий, четвертый, п тый, шестой выход дешифратора вл ютс соответственно третьим, четвертым, шестым, седьмым.
30
ЗБ
40
фцг.1
а
«ел
ff-Ш S tt ,
r t1 t1 V
ff
Ml---
jj евиое
jjIMMI
фиг.З
TO
75
дмгу«
tuuft
.C6POCH
jj
vrccff
39
с 5ЛПССН
HQ
СЛ080/ АЙГ ЗВ
Редактор А.Мотыль
Составитель С.Пестмал Техред М.Ходанич
Ц}и г, 5
Корректор М.Максимишинец
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864163570A SU1401470A1 (ru) | 1986-12-18 | 1986-12-18 | Устройство дл сопр жени ЭВМ с внешним устройством |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864163570A SU1401470A1 (ru) | 1986-12-18 | 1986-12-18 | Устройство дл сопр жени ЭВМ с внешним устройством |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1401470A1 true SU1401470A1 (ru) | 1988-06-07 |
Family
ID=21273719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864163570A SU1401470A1 (ru) | 1986-12-18 | 1986-12-18 | Устройство дл сопр жени ЭВМ с внешним устройством |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1401470A1 (ru) |
-
1986
- 1986-12-18 SU SU864163570A patent/SU1401470A1/ru active
Non-Patent Citations (1)
Title |
---|
Устройство параллельного обмена. И 2 (15КС-180-032). Техническое описание и инструкци по эксплуатации 3.858.383 ТО. Криницын В.М. и др. Устройство сопр жени ЭВМ с цифровым измерителем параметров быстропротекающих процессов. - Приборы и системы управлени , 1983, № 3, с. 30-31. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4573120A (en) | I/O Control system for data transmission and reception between central processor and I/O units | |
KR880001167B1 (ko) | 외부 기억 장치 제어용 회로 | |
JPH0133860B2 (ru) | ||
SU1401470A1 (ru) | Устройство дл сопр жени ЭВМ с внешним устройством | |
USRE29246E (en) | Data transfer control apparatus and method | |
RU1837303C (ru) | Устройство дл сопр жени ЭВМ с периферийными устройствами | |
US4833466A (en) | Pulse code modulation decommutator interfacing system | |
SU1262511A1 (ru) | Устройство дл сопр жени двух вычислительных машин | |
SU1347097A1 (ru) | Запоминающее устройство с коррекцией программы | |
SU1312591A1 (ru) | Устройство дл сопр жени ЭВМ с внешним устройством | |
SU1624468A1 (ru) | Устройство дл сопр жени двух ЦВМ | |
SU1508218A1 (ru) | Устройство дл сопр жени абонента с каналом св зи | |
SU1524061A1 (ru) | Устройство дл сопр жени двух магистралей | |
SU1183976A1 (ru) | Устройство для сопряжения электронно-вычислительной машины с индикатором и группой внешних устройств | |
SU980088A2 (ru) | Устройство дл сопр жени вычислительной машины с магистралью | |
SU763973A1 (ru) | Буферное запоминающее устройство с автономным контролем | |
SU1689957A1 (ru) | Устройство пр мого доступа в пам ть ЭВМ | |
SU506017A1 (ru) | Устройство дл обмена данными | |
SU1587518A1 (ru) | Устройство дл сопр жени процессора с группой блоков пам ти | |
SU1515165A1 (ru) | Устройство дл сопр жени ЭВМ с внешним устройством | |
SU1649556A1 (ru) | Устройство обмена данными | |
SU1026163A1 (ru) | Устройство дл управлени записью и считыванием информации | |
SU1288709A1 (ru) | Устройство дл сопр жени ЭВМ с внешними устройствами | |
JPS61187197A (ja) | 読み出し専用メモリ | |
SU1310827A1 (ru) | Устройство дл сопр жени источника и приемника информации |