SU1524061A1 - Устройство дл сопр жени двух магистралей - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах. Цель изобретени  - увеличение быстродействи  за счет одновременно доступа к пам ти и возможности реализации обмена с учетом приоритета машин и приоритета операций обмена. Поставленна  цель достигаетс  тем, что устройство содержит адресно-информационные выходы 1 и 2 магистралей, регистры 3 и 4 адреса, коммутаторы 5 и 6 магистралей, выходы 7 и 8 управлени  обменом магистралей, дешифраторы 9 и 10 зоны, группы 11 и 12 элементов И, блок 13 пам ти выходы 14 и 15 чтени  магистралей, элементы И 16-36, выходы 37 и 38 записи магистралей, входы 39 и 40 ответа магистралей, триггеры 41-46, схему 47 сравнени , элементы 48 и 49 задержки, элементы ИЛИ 50-55, генератор 56 тактовых импульсов, вход 57 приоритета машины, вход 58 приоритета операции, формирователи импульса 59-61, счетчик 62. 4 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах.

Цель изобретени  - увеличение быстродействи  за счет одновременного доступа к пам ти и реализации сеансов обмена с учетом приоритета машин и операций о

На фиго приведена структурна  схема устройства; на фиго2 - временна  диаграмма работы устройства дл  случа , когда на п-ом такте два процессора обращаютс  к устройству; на фиг.З - временна  диаграмма работы устройства в дублированной системе, когда два процессора читают из блока- на фиг.4 - временна  диаграмма, опи

группами информационных входов-выходов первого 5 и второго 6 коммутаторов магистралей Выходы 14 и 15 чтени  первой и второй магистралей соединены с первыми входами первого 16 и второго 17 элементов И, а также с первыми входами направлени  обмена первого 5 и второго 6 коммутаторов магистралей

Выходы первого 16 и второго 17 элементов И соединены с входом чтени  блока 13 пам ти Выходы 37 и 38 записи первой и второй магистралей соединены с первыми входами третьего 18 и четвертого 19 элементов И, а также с вторыми входами направлени  обмена первого 5 и второго 6 коммутаторов магистралей Выходы третьего 18 и

сывающа  одиночный доступ к устройст- 20 четвертого 19 элементов И соединены ву приоритетной машиной по приоритет- с входом записи блока 13 пам ти.

ной операции

Устройство содержит адресно-информационные выходы 1 и 2 магистралей, регистры 3 и 4 адреса, коммутаторы 5 и 6 магистралей, выходы 7 и 8 управлени  обменом магистралей, дешифраторы 9 и 10 зоны,группы И 11 и 12 эле1Iсоединен с вторыми входами элемен тов И первой группы 11, первого 16,

ментов, блок 13 пам ти, выходы 14 и 15 чтени  магистралей, элементыЛ 16- о третьего 18 и п того 20 элементов 36, выходы 37 и 38 записи магистра- И, а также с разрешающим входом первого коммутатора 5 магистралей Пр мой выход второго триггера 42 соедилей , входы 39 и 40 ответа магистралей , триггеры 41-46, схему 47 сравнени , элементы 48 и 49 задержки, элементы ИЛИ 50-55, генератор 56 такто- 5 второй группы 12, второго 17, чет- вых импульсов, сигнальный вход 57 при- вертого 19 и шестого 21 элементов И, оритета машины, сигнальный вход 58 приоритета операции, формирователи 59-61 импульса, счетчик 62.

Адресно-информационные входы 1 и 4Q

2первой и второй магистралей соединены с информационными входами первого

3и второго 4 регистроЬ адреса, а также с первыми группами информационных входов-выходов первого 5 и второ- д вого 9 и второго 10 дешифраторов зо- го 6 коммутаторов магистралей, Синх- ны соединены с первыми входами дев - ровходы первого 3 и второго 4 регистров адреса соединены с выходами управ

лени  обменом первой 7 и второй 8 магистралей- . Информационные выходы пер- и второй 49 элементы задержки с ну- Вого 3 и второго 4 регистров адреса левыми входами первого 41 и второго соединены с входами первого 9 и второго 10 дешифраторов зоны,а также с первыми входами элементов И первой 1 1 и второй 12 групп. Выходы элементов И первой 11 и второй 12 групп соединены с группой адресных входов блока 13 пам ти, группа информационных входов- выходов которого соединена с вторыми

55

нен с вторыми входами элементов И

а также с разрешающим входом второго коммутатора 6 магистралей.

Информационные выходы первого 3 и второго 4 регистров адреса соедине ны с первым и вторым входами схемы 47 Сравнени , выход которой соеди нен с первыми входами седьмого 22 и восьмого 23 элементов Ио Выходы пертого 24 и дес того 25 элементов Иь Выходы п того 20 и шестого 21 элементов И соединены через первый 48

42 триггеров. Выход дев того 24 и дес того 25 элемен тов И соединены с информационными входами третьего 43 и четвертого 44 триггеров, пр мые выходы которых соединены соответствен но с первыми входами одиннадцатого 26 и двенадцатого 27, тринадцатого 28 и четырнадцатого 29, а также п тСинхронизирующий выход блока 13 пам ти соединен с первыми входами п того 20 и шестого 21 элементов И, выхо- ды которых соединены с входами 39 и

40ответа первой и второй магистралей . Пр мой выход первого триггера

1Iсоединен с вторыми входами элементов И первой группы 11, первого 16,

третьего 18 и п того 20 элементов И, а также с разрешающим входом первого коммутатора 5 магистралей Пр мой выход второго триггера 42 соедивторой группы 12, второго 17, чет- вертого 19 и шестого 21 элементов

нен с вторыми входами элементов И

второй группы 12, второго 17, чет- вертого 19 и шестого 21 элементов И,

вого 9 и второго 10 дешифраторов зо- ны соединены с первыми входами дев -

а также с разрешающим входом второго коммутатора 6 магистралей.

Информационные выходы первого 3 и второго 4 регистров адреса соединены с первым и вторым входами схемы 47 Сравнени , выход которой соединен с первыми входами седьмого 22 и восьмого 23 элементов Ио Выходы первого 9 и второго 10 дешифраторов зо- ны соединены с первыми входами дев -

и второй 49 элементы задержки с ну- левыми входами первого 41 и второго

того 24 и дес того 25 элементов Иь Выходы п того 20 и шестого 21 элементов И соединены через первый 48

и второй 49 элементы задержки с ну- левыми входами первого 41 и второго 5

42 триггеров. Выход дев того 24 и дес того 25 элемен тов И соединены с информационными входами третьего 43 и четвертого 44 триггеров, пр мые выходы которых соединены соответственно с первыми входами одиннадцатого 26 и двенадцатого 27, тринадцатого 28 и четырнадцатого 29, а также п тнадцатого 30 и шестнадцатого 31 элементов И, Выходы седьмого 22 и восьмого 23 элементов И соединены с первыми входами первого 50 и второго 51 элементов ИЛИ, выходы которых соединены с информационными входами первого 41 и второго 42 триггеров.

Выходь 14 и 15 чтени  первой и второй йагистралей соединены с вто- рыми входами седьмого 22 и восьмого 23 элементов И, а также с первыми входами семнадцатого 32 и восемнадцатого 33 элементов И. Выходы 37 и 38 записи первой и второй магистра- лей соединены с первыми входами дев тнадцатого 34 и двадцатого 35 элементов И. Пр мой выход первого триггра 41 соединен с вторыми входами семнадцатого 32 и дев тнадцатого 34 элементов И, выходы которых соединены с первым и вторым входами третьего элемента ИЛИ 52. Пр мой выход второго триггера 42 соединен с вторыми входами восемнадцатого 33 и двадца- того 35 элементов И, выходы которых соединены с первым и вторым входами четвертого элемента ИЛИ 53. Инверсные выходы первого 41 и второго 42 триггеров соединены соответственно с вторыми входами двенадцатого 27 и одиннадцатого 26 элементов Ио Выход L генератора импульсов соединен с синхровходами третьего 43 и четвертого 44 триггеров, а также с первым входом двадцать первого элемента И 36 Выход генератора импульсов соединен с третьими входами одиннадцатого 36 и двенадцатого 27 элементов И, выходы которых соединены с синхровхода- ми первого 41 и второго 42 триггеров . Выходы тринадцатого 28 и четырнадцатого 29 элементов И соединены с вторыми входами первого 50 и второго 51 элементов ИЛИ. Выходы п тнадцато- го 30 и шестнадцатого 31 элементов И соединены с третьими входами первого 50 и второго 51 элементов ИЛИ, а также с инверсными входами четырнадцатого 29 и тринадцатого 28 элементов И соответственно.

Первый сигнальный выход 57 устройства приоритета машины соединен с вторым входом п тнадцатого элемента И 30, с третьими входами семнадцато- го 32 и дев тнадцатого 35 элементов И а также с инверсными входами шестнадцатого 31, восемнадцатого 33 и двадцатого 35 элементов И. Второй сигнапь

Q 5 0 5 о Q Q

5

ный вход 58 устройства приоритета операции соединен с четвертыми входами дев тнадцатого 34 и двадцатого 35 элементов И, а также с инверсными входами семнадцатого 32 и восемнадцатого 33 элементов И, Выход третьего элемента ИЛИ 52 соединен с входом первого формировател  59 импульса, вь1ход которого соединен с единичным входом п того триггера 45 и первым входом п того элемента ИЛИ ЗА. Выход четвертого элемента ИЛИ 53 соединен с входом второго формировател  60 импульса , выход которого соединен с единичным входом шестого триггера 46 и вторым входом п того элемента ИЛИ 54 Выход п того элемента ИЛИ 54 соединен с входом сброса счетчика 62, сигнальный выход переноса которого соединен с входом третьего формировател  61 импульса. Выход последнего соединен с нулевыми входами п того 45 и шестого 46 триггеров, пр мые выходы которых соединены с первым и вторым входами шестого элемента ИЛИ 55,

Инверсные выходы п того 45 и шестого 46 триггеров соединены соответственно с вторыми входами дес того 25 и дев того 24 элементов И, Выход шестого элемента ИЛИ 55 соединен с вторым входом двадцать первого элемента И 36, выход которого соединен со счетным входом счетчика 62,

Адресно-информационные выходы I н 2 первой и второй магистралей служат дл  подачи на устройство данных и адресов  чеек блока 13 пам ти.

Регистры 3 и 4 адреса первой и второй магистралей служат дл  временного хранени  адреса  чейки блока 13 пам ти, к которой производитс  обращение ,, Коммутаторы 5 и 6 магистралей служат дл  управлени  прохождением информации в операци х записи-чтени . Выходы 7 и 8 управлени  обменом первой и второй магистралей служат дл  подачи на устройство сигналов, стро- бирующих занесение адресов в регистры 3 и 4 адреса,

Цешифраторы 9 и 10 зоны служат дл  опознани  принадлежности текущего адреса магистрали пространству адресов устройства Группы элементов 11 и 12 служат дл  управлени  прохождени  информации на адресный вход блока 13 пам ти Последний служит дп  буферного хранени  передаваемой информации.

Выходы 14 и 15 чтени  первой и второй магистралей служат дл  подачи на устройство сигналов, иницирующих операцию чтени  из блока 13 пам ти

Элементы И 16 и 17 служат дл  запрещени  прохождени  сигналов чтени  на блок 13 пам ти, если текущий адрес магистрали не попал в пространство адресов устройства. Элементы И 18 и 19 служат дл  запрещени  прохождени  сигналов записи на блок 13 пам ти , если текущий адрес магистрали не попал в пространство адресов устройства , а элементы И 20 и 21 - дл  запрещени  выдачи ответного сигнала, если не бьшо обращени  к устройству о Элементы И 22 и 23 позвол ют формировать единичные сигналы в случае, если обе машины выполн ют операцию чтени  с одинаковым адресом  чейки блока пам ти , элементы И 24 и 25 позвол ют управл ть с помощью сигналов с инверсных выходов триггеров 42 и 41

сигналов опознани  адресов, принадле- 25 раций чтени  по одному адресу, либо

жащих адресному пространству устройства .

Элементы И 26 и 27 позвол ют запрещать прохождение синхроимпульсов о на синхровходы триггеров 41 {i 42 в случае, если нет обращени  к устройству от данной машины или смежна  машина выполн ет операцию обмена с устройством. Элементы И 28 и 29 позвол ют формировать единичные сигналы в случае, если есть обращение к устройству от данной машины и нет обращени  от смежной машины, элементы И 30 и 31 - единичные сигналы в случае , если есть обращение к устройству со стороны данной машины и ей отведен приоритет Элементы И 32 и 33 позвол ют формировать единичные сигналы в случае, если есть обращение по чтению от данной машины и ей отведен .приоритет, а также отведен приоритет операции Чтение. Эле,менты И 34 и 35 позвол ют формировать единичные сигналы в случае, если есть обращение по записи от данной машины и ей отведен приоритет, а также отведен прио- - ритет операции Запись. Элемент И 36 позвол ет запрещать прохождение синхроимпульсов С, на счетный вход счетчика, если приоритетна  машина не выполн ет приоритетную операцию

Выходы 37 и 38 записи первой и второй магистрали служат дл  подачи на устройство сигналов, инициирующих

15240618

операцию Запись. Входь 39 и 40 отве

5

0

та первой и второй магистралей служат дл  выдачи сигналов завершени  операции обмена

Триггеры 41 и 42 позвол ют фиксировать по oj состо ни  взаимодействи  устройства с соответствующей машинойо Триггеры 43 и 44 позвол ют фиксиро-. вать по б , наличие обращени  к ству со стороны соответствующей машины , а триггеры 45 и 46 - факт выполнени  соответствующей приоритетной машиной приоритетной операции.

Схема 47 сравнени  позвол ет обнаруживать одновременное обращение двух машин к одной  чейке блока 13 пам ти.

Элементы 48 и 49 задержки позвол ют формировать сигналы приведени  устройства в исходное состо ние после завершени  операции обмена.

Элементы ИЛИ 50 и 5I позвол ют формировать единичные сигналы либо в случае требовани  двум  машинами one0

5

0

в случае требовани  приоритетной машиной необходимой операции Элементы ИЛИ 52 и 53 позвол ют формировать единичные сигналы в случае, если соответствующа  приоритетна  машина обращаетс  к устройству с приоритетной операцией. Элемент ИЛИ 54 позвол ет формировать сигнал сброса счетчика 62 в случае, если соответствующа  приоритетна  машина обращаетс  к устройству с приоритетной операцией Элемент 11ПИ 55 позвол ет формировать единичный сигнал в случае, если соответствующа  приоритетна  машина осуществл ет по приоритетной операции Блочный обмен.

Генератор тактовых импульсов служит дл  формировани  серий импульсов, стробирующих работу устройства.

Сигнальный вход 57 устройства приоритета машины служит дл  подачи на устройство сигнала отвод щего приоритета соответствующей машине. Сигнальный вход 58 устройства приоритета операции служит дп  подачи на устройство сигнала отвод щего приоритета соответствующей операции обмена.

Формирователи 59 и 60 импульса позвол ют формировать сигналы сброса счетчика 62 в случае, если приоритет- на  машина повторно обращаетс  к

устройству с приоритетной операцией Формирователь 61 импульса позвол ет формировать сигнал приведени  устрой5

0

у

ства в исходное состо ние по сигналу превышени  интервала ожидани  повторного обращени  к устройству приоритетной ма1ииной с приоритетной Операцией „

Счетчик 62 позвол ет формировать временной интервал ожидани  повторного обращени  приоритетной машиной

а

С приоритетной операцией

Устройство работает следуюгхим образом.

Начальное состо ние устройства характеризуетс  тем, что триггеры 41-46 наход тс  в нулевом состо нии, счетчик 62 и блок 13 пам ти имеют нулевое содержимое (цепи приведени  устройства в начальное состо ние не показаны).

Во врем  функционировани  обоих внешних устройств процессоров в регистры 3 и 4 занос тс  коды адресов по фронтам импульсов Обмен по выходам 7 и 8 с каждым по влением в магистрал х адресных кодов При по вле НИИ адреса, совпадающего с зоной адресов блока 13 пам ти, например, в регистре 3, дешифратор 9 выдает сигнал , который удерживаетс  до тех пор пока не изменитс  содержимое регистр Зо Срабатывание триггера 43 происходит по отрицательному фронту синхроимпульса Т, , поступающего с выхода генератора 56 тактовых импульсов Единичный сигнал на пр мом выходе триггера 43 разрешает работу схемы приоритета, реализованной на элементах И 13 и 16 и 1ШИ 50 и 51, а также разрешает прохождение синхроимпульсо t , на синхровход триггера 41 о Сдвиг

/

сигналов с, и с-2 выбираетс  достаточным дл  завершени  переходных процессов в схеме приоритета. Приоритет магистралей задаетс  уровнем сигнала на входе 57 устройства, причем едининому уровню соответствует приоритет верхней магистрали (фигс,).

При использовании устройства в дублированных системах, работающих с общими данными, в устройстве включаетс  в работу схема опознани  одновременного доступа к  чейке блока 13 пам ти, котора  реализована на схеме 47 сравнени  и элементах И 22 и 23 Схема опознани  вместе со схемой приоритета формирует единичные сигналы на информационные входы триггеров 41 и 42, разрешающие одновременное чтение процессорами содержимого  чейки

10

24061It)

блока 13 пам ти. При этом согласованна  работа процессоров может быть достигнута с помощью прив зки к сигналам генератора 56о

В момент срабатывани  триггера 41 открываетс  коммутатор 5, При этом направление передачи коммутатора 5 определ етс  наличием одного из внешних сигналов Чтение или Запись, Эти внешние импульсы управл ют режимом работы блока 13, Тое в двунаправленной магистрали либо по вл етс  слово дл  записи в блок 13, либо слово

j читаетс  из блока 13 и поступает на магистраль.

Адрес в блок 13 поступает через элемент 11 (12) из-регистра 3 (4), Например, при включении триггера 41 адрес в блок 13 поступает через элементы И 11, а управл ющие сигналы, определ ющие режим работы блока 13 (Чтение или Запись), через элемент И 16 или 18о Элемент И 20 управ25 л ет поступлением на вход 39 первой магистрали сигнала синхронизации из пам ти (Ответ), который несет информацию об окончании обращени  к пам ти . Во вторую магистраль, обращение

2Q которой блокировано схемой приоритета , сигнал Ответ не поступает и обмен с пам тью задерживаетс  до окончани  обращени  к устройству первой магистрали Задержанным на элементе 48 задержки (дл  надежной фиксации данных) сигналом Ответ триггер 41 возвращаетс  в исходное состо ние

В зависимости от сочетани  сигналов приоритета мш ины (процессора) и операции обмена в работу вкппчает20

0

с  схема приоритета операции, котора  реализована на элементах И 24, 25, 32-36, ИЛИ 52-55, формировател х 59-61 импульса и счетчике 62.

Схема приоритета операции работает следую1 шм образом.

Уровень сигнала на сигнальном входе 58 устройства задает приоритет операции Запись или Чтение дл 

приоритетной машины. Если вновь поступающие данные имеют большую ценность, то приоритет отводитс  операции Запись , и наоборот .диничный уровень сигнала на входе 58 соответствует

выбору операции Запись, как более приоритетной При взведенном триггере 41 и единичньгх сигналах на входах 57 и 58 приход сигнала Запись по

выходу 37 первой магистрали вызывает по вление импульсного сигнала на выходе формировател  59 импульса. По этому сигналу триггер А5 переводитс  в единичное состо ние и при этом сигналом с инверсного своего входа запрещает доступ к устройству со стороны смежной машины Сигнал с пр мого выхода триггера 45 {Разрешает поступление и мпульсов на счетный вход счетчика 62. С помощью последнего формируетс  интервал ожидани  повторного обращени  приоритетной машины с приоритетной операцией Этот интервал

должен быть в пределах

( 1ST ЛТ т

- U - -,

где Т ,цд, - максимальна  длительность

операции Обмен ; Т - интервал ожидани  сигнала

Ответ.

Поскольку S мини- и микроэвм команды пересылки используют автоинкрементную и автодекрементную адресацию TOj таким образом, приоритетна  машина возможность осуществить блочный обмен по приоритетной операции В этом случае смежна  машина О7рабатывает прерывание по отсутстви сигнала Ответ (если была попытка доступа и повтор ет операцию),

В случае если приоритетна  магчи- на выполн ет приоритетную операцию в одиночном режиме, то по переполнению счетчика 62 (превьшение интервала ожидани ) на выходе формировател  61 и myльca по вл етс  сигнал приведени устройства в исходное состо ние и рарешаетс  доступ к устройству со сто

роны смежной (неприоритетной) матины

Формула

и 3

об-ретен и 

,

Устройство дл  сопр жени  двух магистралей, содержащее блок пам ти, первый и второй регистры адреса, первый и второй триггеры, генератор тактовых импульсов,«с первого по шестой элементы И, первый и второй дешифраторы зоны, первую и вторую группы эле ментов И, первый и второй коммутаторы магистралей, причем адресно-информационные входы первой и второй группы устройства соединены с информационными входами первого и второго регистров адреса, информационными входами-выходами первых групп первого и второго коммутаторов магистра10

15

20

25 Q

35

40

45

50

55

лей, иходы управлени  обменом первой и второй групп устройства  вл ютс  синхронизирующими входами первого и второго регистров адреса, информационные выходы которых соединены соответственно с входами первого и второго дешифраторов зоны с первыми входами элементов И первой и второй групп, ВЫХОД, которых соединены соответственно с адресными входами первой и второй групп блока пам ти, выходы которого соединены с информационными входами-выходами вторых групп первого и второго коммутаторов магистрали , первый и второй входы чтени  устройства соединень соответственно с первыми управл юпд1ми входами первого и второго коммутаторов магистрали , с первыми входами первого и второго элементов И, выходы которых соединены с входом чтени  блока пам ти , первый и второй входы Запись устройства соединены с вторыми управ- л юищми входами первого и второго коммутаторов магистрали, с первыми входами третьего и четвертого элементов И, Выходы которых соединены с входом Запись блока пам ти, выход пол  признака Конец обмена которого соединен с первыми входами п того и шестого элементов И, выходы которых  вл ютс  соответственно первым и вторым выходами ответа устройства, пр мой выход первого триггера соединен с вторыми входами элементов И первой группы, с вторыми входами первого, третьего и п того элементов И и с третьим управл ющим входом первого коммутатора магистрали, пр мой выход второго триггера соединен с вторыми входами элементов И второй группы, с вторыми входами второго, четвертого, шестого элементов И и с третьим управл ющим входом второго коммутатора магистрали, о т л и ч а ю щ е е с   тем, что, с целью увеличени  быстродействи  за счет одновременного доступа к пам ти и возможности реализации сеансов обмена с учетом приоритета машин и приоритета операций обмена в него введены схема сравнени , с третьего по шестой триггеры, первый и второй элементы задержки, с седьмого по двадцать первый элементы И, с первого по шестой элементы ИЛИ, с первого по третий формирователи импульса , счетчик,. приче м выходы первого и второго регистров адреса соединены

соответственно с входами первой и втрой групп схемы сравнени , выход которой соединен с первыми входами седмого и восьмого элементов И, ВЫХОДЬ

которых соединены соответственно с первыми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с информационными входами первого и второго триггеров , выходы первого и второго дешифраторов зоны соединены соответственно с первыми входами дев того и дес того элементов И, выходы которых соединены соответственно с информационными входами третьего и четвертого триггеров, входы синхронизации которых соединены с первым выходом тактового генератора, второй выход которого соединен с первыми входами одиннадцатого и двенадцатого элементов И, выход третьего триггера соединен с вторым входом одиннадцатого элемента И, с первыми входами тринадцатого и четырнадцатого элементов И, выходы которых соединены соответственно с вторым и третьим входами первого элемента ИЛИ, выход четвертого триггера соединен с вторым входом двенадцатого элемента И, с первыми входами п тнадцатого и шестнадцатого элементов И, выходы которых соединены соответственно с вторым и третьим входами второго элемента ИЛИ, второй вход тринадцатого элемента И соединен с выходом п тнадцатого элемента И, второй вход шестнадцатого элемента И соединен с выходом четыр Надца- того элемента,И, второй вход четырнадцатого элемента И соединен с вторым входом п тнадцатого элемента И, соединен с первыми входами семнадцатого , восемнадцатого, дев тнадцатого , двадцатого элементов И и с входом Приоритет машины, третий вход одиннадцатого элемента И соединен с инверсным выходом второго триггера, пр мой выход которого соединен с вторыми входами дев тнадцатого, двадцатого элементов И, третий вход двенадцатого элемента И соединен с инверсным выходом первого триггера, пр мой выход которого соединен с вторыми входами семнадцатого и восемнадцатого элементов И, выход одиннадца- того элемента И соединен со входом синхронизации первого триггера, вход сброса которого соединен с выходом первого элемента задержки, вход кото0

5

0

5

0

5

0

5

0

5

рого соединен с выходом.п того элемента И, выход двенадцатого элемента И соединен с синхронизирующим входом второго триггера, вход сброса которого соединен с выходом второго элемента задержки, вход которого соединен с выходом шестого элемента И, первый вход чтени  устройства соединен с вторым входом седьмого элемента И, с третьим входом восемнадцатого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход чтени  устройстча соединен с вторым входом восьмого элемента И и с третьим входом дев тнадцатого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, первый вход записи устройства соединен с третьим входом семнадцатого элемента И, второй вход записи устройства соединен с третьим входом двадцатого элемента И, выход Приоритет операции устройства соединен с четвертыми входами семнадцатого , восемнадцатого, дев тнадцатого и двадцатого элементов И, выход семнадцатого элемента И соединен с вто- рым входом третьего элемента ШШ, выход которого соединен с входом первого формировател  импульса, выход которого соединен с первым входом п того элемента ИЖ, с информационным входом п того триггера, инверсный выход которого соединен с вторым входом дес того элемента И, выход двадцатого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход которого соединен с входом второго формировател  импульса, выход которого соединен с вторым входо п того элемента ИЛИ и с информационным входом шестого триггера, инверсный выход которого соединен с вторым вхо;с;ом дев того элемента И, выход п того элемента ИЛИ соединен с входом сброса счетчика, выход которого соединен с входом третьего формировател  импульса,выход которого соединен с входами сброса п того ншестого триггеров, пр мые выходы которых соединены соответственно с первым и и вторым входами шестого элемента ИЛИ, выход которого соединен с первым входом двадцать первого элемента И, выход которого соединен со счетньпч входом счетчика, второй вход двадцать первого элемента И соединен с синхронизирующим входом четвертого триггера.

П mt nf f jt7

Aiflfc

AврвеДанмив

Аврв

Л / пП тЗ /т

tfp.

Адрес

Адрес

АанныеАдресЛан не

Адрес

Адрес

Адрас

Аврво

АЗрес

Адрес

Адрес

Г,

Гг

;

7

3

3

J7

Jtf

«3

«/ J9 5Э и 6Zlp)

6

П /7#2 n /7

Affj)ec

Адрес

У

П

П

Адрес

У

П

ф1/гЛ

Claims (1)

1. Формула изобретен'ия

   Устройство для сопряжения двух магистралей, содержащее блок памяти, первый и второй регистры адреса, первый и второй триггеры, генератор тактовых импульсов,·с первого по шестой элементы И, первый и второй дешифраторы зоны, первую и вторую группы эле-50 ментов И, первый и второй коммутаторы магистралей, причем адресно-информационные входы первой и второй группы устройства соединены с информационными входами первого и второго 55 регистров адреса, информационными входами-выходами первых групп первого и второго коммутаторов магистра третьим управляющим входом первого коммутатора магистрали, прямой выход второго триггера соединен с вторыми входами элементов И второй группы, с вторыми входами второго, четвертого, шестого элементов” И и с третьим управляющим входом второго коммутатора магистрали, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия за счет одновременного доступа к памяти и возможности реализации сеансов обмена с учетом приоритета машин и приоритета операций обмена в него введены схема сравнения, с третьего по шестой триггеры, первый и второй элементы задержки, с седьмого по двадцать первый элементы И, с первого по шестой элементы ИЛИ, с первого по третий формирователи импульса, счетчикпричем выходы первого и второго регистров адреса соединены

   1 3 соответственно с входами первой и вто рой групп схемы сравнения, выход которой соединен с первыми входами седь мого и восьмого элементов И, выходы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с информационными входами первого и второго триггеров, выходы первого и второго дешифраторов зоны соединены соответственно с первыми входами девятого и десятого элементов И, выходы которых соединены соответственно с информационными входами третьего и четвертого триггеров, входы синхронизации которых соединены с первым выходом тактового генератора, второй выход которого соединен с первыми входами одиннадцатого и двенадцатого элементов И, выход третьего триггера соединен с вторым входом одиннадцатого элемента И, с первыми входами тринадцатого и четырнадцатого элементов И, выходы которых соединены соответственно с вторым и третьим входами первого элемента ИЛИ, выход четвертого триггера соединен с вторым входом двенадцатого элемента И, с первыми входами пятнадцатого и шестнадцатого элементов И, выходы которых соединены соответственно с вторым и третьим входами второго элемента ИЛИ, второй вход тринадцатого элемента И соединен с выходом пятнадцатого элемента И, второй вход шестнадцатого элемента И соединен с выходом четырнадцатого элемента.И, второй вход четырнадцатого элемента И соединен с вторым входом пятнадцатого элемента И, соединен с первыми входами семнадцатого, восемнадцатого, девятнадцатого, двадцатого элементов И и с входом Приоритет машины, третий вход одиннадцатого элемента И соединен с инверсным выходом второго триггера, прямой выход которого соединен с вторыми входами девятнадцатого, двадцатого элементов И, третий вход двенадцатого элемента И соединен с инверсным выходом первого триггера, прямой выход которого соединен с вторыми входами семнадцатого и восемнадцатого элементов И, выход одиннадца- того элемента И соединен со входом синхронизации первого триггера, вход сброса которого соединен с выходом первого элемента задержки, вход кото рого соединен с выходом.пятого элемента И, выход двенадцатого элемента И соединен с синхронизирующим входом второго триггера, вход сброса которого соединен с выходом второго элемента задержки, вход которого соединен с выходом шестого элемента И, первый вход чтения устройства соединен с вторым входом седьмого элемента И, с третьим входом восемнадцатого элемента И, выход которого соединен с первым входом третьего элемента ПЛИ, второй вход чтения устройства соединен с вторым входом восьмого элемента И и с третьим входом девятнадцатого элемента И, выход которого соединен с первым · входом третьего элемента ИЛИ, первый вход записи устройства соединен с третьим входом семнадцатого элемента И, второй вход записи устройства соединен с третьим входом двадцатого элемента И, выход Приоритет операции устройства соединен с четвертыми входами семнадцатого, восемнадцатого, девятнадцатого и двадцатого элементов И, выход семнадцатого элемента И соединен с вто-> рым входом третьего элемента ИЛИ, выход которого соединен с входом первого формирователя импульса, выход которого соединен с первым входом пятого элемента ИЛИ, с информационным входом пятого триггера, инверсный выход которого соединен с вторым входом десятого элемента И, выход двадцатого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход которого соединен с входом второго формирователя импульса, выход которого соединен с вторым входом пятого элемента ИЛИ и с информационным входом шестого триггера, инверсный выход которого соединен с вторым входом девятого элемента И, выход пятого элемента ИЛИ соединен с входом сброса счетчика, выход которого соединен с входом третьего формирователя импульса,выход которого соединен с входами сброса пятого и шестого триггеров, прямые выходы которых соединены соответственно с первым и и вторым входами шестого элемента ИЛИ, выход которого соединен с первым входом двадцать первого элемента И, выход которого соединен со счетным входом счетчика, второй вход двадцать первого элемента И соединен с синхронизирующим входом четвертого триггера.

   152406)