SU1508227A1 - Устройство дл сопр жени ЭВМ с магистралью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  вычислительных машин с общей магистралью в многомашинной системе. Цель изобретени  - увеличение быстродействи . Устройство содержит дешифратор 1 адреса, регистры 2 и 3 адреса и данных соответственно, арбитр 4 общей магистрали, триггер, элементы И, магистральные усилители, блок 20 пр мого доступа к пам ти, блок 21 управлени , счетчики, дешифратор, генератор, формирователи импульсов, элементы ИЛИ. В устройстве регистр 2 адреса и один из счетчиков предназначены дл  формировани  адреса дл  пр мого доступа к пам ти. Другой счетчик используетс  дл  подсчета количества слов переданной информации. Блок 20 предназначен дл  формировани  сигналов пр мого доступа к пам ти. 4 ил.

Description

J5

КЛ

соответственно, арбитр 4 общей магистрали , триггер, элементы И, магистральные усилители, блок 20 пр мого достуиз счетчиков предназначены дл  формировани  адреса дл  пр мого доступа к пам ти. Другой счетчик испольпа к пам ти, блок 21 управлени , счет- зуетс  дл  подсчета количества слов

чики, дешифратор, генератор, формирователи импульсов, элементы ИЛИ. .В устройстве регистр 2 адреса и один

переданной информации. Блок 20 пред назначен дл  формировани  сигналов пр мого доступа к пам ти. 4 ил.

1508227

из счетчиков предназначены дл  формировани  адреса дл  пр мого доступа к пам ти. Другой счетчик используетс  дл  подсчета количества слов

зуетс  дл  подсчета количества слов

переданной информации. Блок 20 предназначен дл  формировани  сигналов пр мого доступа к пам ти. 4 ил.

Изобретение относитс  к вычислительной технике и может быть исполь ван.о дл  сопр жени  вычислительных машин с общей магистралью в многошинной системе.

Цель изобретени  - увеличение быстродействи  устройства.

На фиг.1 представлена структурна  схема устройства; на фиг.2 - схма блока пр мого доступа; на фиг.З схема блока управлени ; на фиг.4 - структурна  схема арбитра общей ма- гистрали.

Устройство дл  сопр жени  ЭВМ с магистралью содержит дешифратор 1 адреса, регистры 2 и 3 адреса и данных, арбитр 4 общей магистрали, триггер 5, три элемента И 6-8, шест магистральных усилителей 9-14, адреный вход-выход 15, первый 16 и второй 17 информационные входы-выходы, вход-выход 18 зан тости, вход-выход 19 синхронизации, блок 20 пр мого доступа к пам ти,.блок 21 управлени , два счетчика 22 и 23, триггеры 24-30, дешифратор 31, генератор 32 импульсов, четыре формировател  33- 36 импульсов, элементы И 37 и 38, три блока 39-41 элементов И, четыре элемента ИЛИ 42-45, магистральные усилители 46 и 47,. вход-выход 48 подтверждени , вход 49 синхрониза- ции блока 21 управлени , выход 50 вьщачи адреса блока 21 управлени , вход-выход 51 записи, выход 52 выборки , вход 53 сброса, выход 54 требовани  пр мого доступа, вход 55 предоставлени  пр мого доступа, выход 56 чтени  устройства, выход 57 чтени  блока 21 управлени , выходы 58 и 59 требовани  прерывани  дл  чтени  и записи, вход 60 запроса и выход 61 освобождени  блока 20 пр мого доступа, вход 62 блокировки, вход 63 управлени , выход 64 выдачи данных блока 21 управлени , вход 65

требовани  записи блока 21 управлени  и вход 66 требовани  чтени  блока 21 управлени .

Блок 20 пр мого доступа содержит два триггера 67 и 68 и формирователь 69 импульсов, причем вход сброса соединен с первыми входами сброса триггеров 67 и 68, вход запроса соединен с входом стробировани  триггера 67 и входом запуска формировател  69 импульсов, вход предоставлени  пр мого доступа соединен с вторым входом сброса триггера 67 и входом стробировани  триггера 68, выход требо ва- ни  пр мого доступа соединен.с выхо-i дом первого триггера 67, а выход выборки - с выходом второго триггера 68, выход освобождени  блока 20 подключен к выходу формировател  69 импульсов и второму входу сброса второго триггера 68.

Блок 21 управлени  содержит счетчик 70, дешифратор 71, п ть триггеров . 72-76, два элемента И 77 и 78, элемент ИЛИ 79 и элемент НЕ ВО, причем вход 49 синхронизации соединен с входом стробир.овани  счетчика 70, вход 65 требовани  записи соединен с первым входом элемента И 77, а вход 52 выборки - с вторым входом элемента И 77 и первым входом элемента И 78, второй вход которого  вл етс  входом 62 блокировки блока, а третий - входом 66 требовани  чтени  блока, вход 63 управлени  соединен с входом элемента НЕ 80, четвертым входом элемента И 78 и информационным входом триггера 75, вход 53 сброса подключен к первым входам сброса в О триггеров 72-76, выходы элементов И 77 и 78 подключены к первому и второму входам элемента ИЛИ 79 соответственно , выход которого подключен к входу установки в 1 триггера 72, выход которого присоединен к входу установки счетчика 70, выходы которого подключены к входам дешифратора 71, выход элемента НЕ 80 соединен с третьим входом элемента И 77 и информационными входами триггеров 74 и 76, первый выход дешифратора 71 соединен с входом установки в I триггера 73, второй выход - с входом стробировани  триггера 74, третий выход - с зходами стробировани  триггеров 75 и 76, четвертый выход - с вторыми входами сброса в О триггеров 75 и 76, п тый выход - с вторым входом сброса в О триггера 74, шестой выход - с входами стробировани  триггеров 72 и 73, выход триггера 73  вл етс  выходом 50 выдачи адреса блока, выход триггера 74 - выходом 64 выдачи данных блока, выход триггера 75 - выходом 57 чтени  блока , выход триггера 76 - выходом 51 записи блока.

Арбитр 4 общей магистрали содержи счетчик 81, регистр 82 и триггер 83,

при этом вход 84 синхронизации подклю-25 вход 86 запроса арбитра 4 общей мачен к входу стробировани  счетчика 81, вход 85 установки - к входу установки счетчика 81, выходы регистра 82 соединены с информационными входами счетчика 81, вход 86 запроса соединен с входом сброса в О триггера 83, вход стробировани  которого подключен , к выходу переноса счетчика 81, а выход триггера 83  вл етс  выходом 87 арбитра.

Устройство работает следующим образом .

Обмен информацией между парой ЭВМ системы с использованием предлагаемого устройства происходит по общей магистрали, котора  содержит четыре линии: вход-выход 17 информации, вход выход 18 зан тости, вход-выход 19 синхронизации, вход-выход 48 подтверждени .

Обмен информацией через общую магистраль начинаетс  с начальной установки устройств, котора  осуществл етс  подачей импульса на вход 53 сброса. По этому импульсу счетчик 22 адреса, триггеры 5,26,27 и 30 устанавливаютс  в нулевое состо ние, а .также осуществл етс  сброс блоков 20 и 21, на выходах которых по вл ютс  нулевые потенциалы. После сброса во всех устройствах системы под управлением процессора происходит запись адреса пам ти по приему информации в регистр 2 адреса. Регистр адресуетс  с адресного входа-выхода 15 с помощью дешифратора 1 адреса. Данные от процессора поступают на вход регистра 2 адреса по входу-выходу 16. Синхронизатда  записи в регистр 2 осуществл етс  импульсом на вход 51 записи. По этому импульсу на соответствующем выходе дешифратора 1 по вл етс  импульс, по заднему фронту которого происходит запись данных о начапьном адресе в регистр 2 и установка в 1 триггера 26. Таким образом, все устройства

готовы прин ть информацию.

ЭВМ-источник заносит требовани  передачи записью 1 в триггер 5, Запись осуществл етс  по адресу, задаваемому на входе-выходе 15, и

синхронизируетс  импульсом на входе- выходе 51 записи. По заднему фронту этого импульса в триггер 5 записываетс  1 с входа-выхода 16. Сигнал с выхода триггера 5 поступает на

5

0

гистрали., Работа арбитра 4 синхронизируетс  импульсами тактовой частоты , поступающими на вход 84 синхронизации арбитра 4 с генератора 32, Пос0 ле разрешени  всевозможных конфликтов и предоставлени  общей магистрали данному устройству на выходе 87 арбитра 4 по вл етс  единичный потенциал , который поступает на вход-выход 18 зан тости магистрали и блокирует работу всех арбитров 4 устройств системы . Потенциал с выхода 87 арбитра 4 поступает также на D-вход триггера 30. По переднему фронту сигнала , поступающего с выхода 87 арбитра 4, формирователь 38 импульсов формирует импульс прерывани , который передаетс  по выходу 58 требовани  прерывани  по чтению , получив этот сигнап, заносит новое значение в регистр 3 адреса и счетчик 23 слов. Запись в счетчик 23 синхронизируетс  импульсом на входе-выходе 51 записи и производитс  по адресу, за0 дaвaeмo ry на входе-выходе 15. По заднему .фронту импульса на третьем выходе дешифратора 1 адреса триггер 27 переключаетс  в состо ние 1, иницииру  по вление высокого уровн  сигнала последовательно на выходах элементов И 8 и 1-ШН 45. По переднему фронту этого сигнала на выходе 54 блока 20 по вл етс  поте1лдиал, по вление которого останавливает

5

5

работу процессора. Процессор выдает сигнал предоставлени  пр мого доступа на вход 55, По этому импульсу снимаетс  уровень с выхода 54 и выдаетс  потенциал 1 на выход 52 выборки Этот сигнал поступает на вход выборки блока 21 управлени . По переднему фронту этого сигнала блок 21 управлени , работа которого синхронизи руетс  импульсами тактовой частоты,, поступающими на вход 49 синхронизации , начинает вырабатывать сигналы цикла обращени  к пам ти ЭВМ. Б первой фазе этого гдикла происходит вы- дача адреса на вход-выход 15, задаваемого регистром 2 и счетчиком 22, Адрес выдаетс  в течение всего цикла. Выдача осуществл етс  путем по влени  единичного потенциала на выходе 50 выдачи адреса блока 21 управлени . Чтение данных .из пам ти синхронизируетс  импульсом, поступающим на выход 56 чтени  с выхода 50 чтени  блока 21 управлени  через элемент И 37, второй вход которого находитс  в состо нии 1. По зад-, нему, фронту этого имеульса происходит запись информации с входа-выхода 16 данных- в регистр 3, переключе- ние в О счетного триггера 24 и по-  рление импульса на выходе формировател  35. Импульс с выхода формировател  35 поступает на вход выход 19 синхронизации через магистральный

усилитель 13, Информаци  с первой группы выходов регистра 3 данных поступает на вход-выход 16,

На приемной стороне информаци  с входа-выхода 17 поступает на вто- рую группу входов регистра 3.

Регистр 3 данных условно разбит на две части. Перва  часть регистра доступна по записи с входа-выхода 16, а втора  с входа-вьпсода 17. Со- ответственно чтение из регистра происходит на входы-выходы 17 и 6.

По заднему фронту импульса синхронизации , поступающему с входа-выхода 19 происходит запись информации в

регистр 3 с второй группы входов и переключение в 1 счетного триггера 25. Информаци  с второй группы выходов регистра 3 данных поступает на входы дешифратора 31. Первым ело- вом по общей магистрали должна передаватьс  адресна  информаци . Если устройство адресуемо, то на выходе дешифратора 31 по вл етс  единичный

потенциал, который поступает на D- вход триггера 28. Импульс входа-выхода 19 поступает на С-вход триггера 20, D-вход которого находитс  в состо нии 1. По заднему фронту этого импульса на выходе триггера 29 по вл етс  перепад, по которому состо ние дешифратора 31 адреса переписываетс  в триггер 28, характеризующий адресуемости устройства. Врем  переключени  триггера 29 больше времени записи в регистр 3. Таким образом на вход-выход 48 подтверждени  выставл етс  потенциал 1 с выхода элемента И 6 через магистральный усилитель 46, Потенциал с выхода триггера 28 через элементы И 7 и ИЛИ 45 поступает на вход 60 запроса блока 20.пр мого доступа. По переднему фронту этого импульса на выхо- д е 54 требовани  пр мого доступа по вл етс  потенциал, по которому процессор останавливает свою работу и выдает импульс подтверждени  на вход 55, по которому снимаетс  сигнал -. с выхода. 54 и выставл етс  потенциал на выход 52 выборки. Таким образом, приемник переходит в режим пр мого доступа.

Выработку сигналов цикла обращени  к пам ти осуществл ет блок 21 управлени . Адрес  чейки пам ти, определ емый значением регистра 2 и счетчика 22, передаетс  в ЭВМ под .управлением сигнала на выходе 50 блока 21 управлени  и держитс  на входе-выходе 15 в течение всего цикла . Во второй фазе цикла сигналом на выходе 64 выдачи данных блока 21 управлени  по вл етс  потенциал, под действием которого данные, нахо- д 1чиес  в регистре 3, выдают-с  на вход-выход 16. Выдача данных синхронизируетс  импульсом на входе-выходе 51 записи. По заднему фронту импульса на выходе 64 выдачи данных блока 21 уп равлени  п оисходит установка в О триггера 25 устройства- приемника, тем самым снимаетс  потенциал 1 с входа-выхода 48 подтверждени . Перепад из 1 в О на входе выходе 48 инициирует переключение в 1 триггера 24 устройства-источника ,, что служит сигналом передачи очередного слова. Таким образом, сигналом требовани  чтени  на передающей стороне  вл етс  фронт сигнала на входе 66 блока 21 управлени .

а на приемной стороне, сигналом требовани  зап си  вл етс  фронт сигнала на входе 65 блока 21 управлени . Доступ к  чейкам пам ти осуществл етс  последовательно и определ етс  значени ми регистра 2 адреса и счетчика 22, Значение счетчика 22 увеличиваетс  на единицу по заднему фронту импульса на выходе 50-выдачи адреса блока 21 управлени . По заднему фронту этого же импульса уменьшаетс  на единицу значение счетчика 23 слов, В устройстве-источнике после обнулени  этого счетчика на выходе переноса образуетс  импульс переноса , который устанавливает в 1 триггер 30, подава  низкий уровень на вход 62 блокировки блока 21 управлени  и останавлива  его работу.

Как только последнее слово передаваемого массива прин то в пам ти приемника на выходе триггера 24 передатчика по вл етс  фронт сигнала, инициирующий по вление импульса на выходе формировател  36 импульсов. Этим импульсом обнул етс  триггер 5, что влечет за собой по вление О на выходе-арбитра 4 и на входе-выходе 18 зан тости магистрали. Уровень О на входе-выходе 18 влечет установку в 1 триггера 24 и сброс в О триггеров 25,28 и 29. По вление О в передатчике на выходе 97 арбитра 4 и на выходе триггера 28 в приемнике ведет к по влению О на входе 60 запроса блока 20 пр мого доступа, что влечет за собой по вление импульса на выходе 61, освобожда  блок 20, по которому устанавливаетс  в исходное состо ние счетчик 22, сбрасываютс  в О триггеры 26,27 и 30. На выходе 52 выборки по вл етс  нулевой потенциал. На приемной стороне переключение из 1 в О триггера 28 влечет по вление сигнала на выходе 59 прерывани  по записи Процессор приемника записывает адрес в регистр 2 адреса. На передающей стороне процессор, выйд  из режима останова, по пр мому доступу записывает адрес принимаемой информации в регистр 2.

Таким образом, устройства систе- возвращаютс  в исходное состо ние

Блок 20 пр мого доступа к пам ти работает следующим образом. Сброс триггеров 67 и 68 осуществл етс  им0

5

0

5

0

5

0

5

0

5

пульсом на входе 53 сброса. По этому сигналу триггеры 67 и 68 устанавливаютс  в О. По переднеь у фронту импульса на входе 60 запроса происходит переключение в 1 триггера 67, инициирующего выставление единичного потенциала на выход 54 требовани  пр мого доступа. По импульсу на входе подтверждени  пр мого доступа происходит обнуление триггера 68 и выставление 1 на выход 52 выборки. По сн тии сигнала с входа 60 запроса на выходе формировател  69 по вл ет- . с  импульс, обнул юп ий триггер 68. Этот импульс поступает также на выход 61 освобождени  блока 20 пр мого доступа. С выхода 52 выборки снимаетс  потенциал 1.

Работа блока 21 управлени  начинаетс  с начальной установки, котора  осуществл етс  подачей импульса на вход 53 сброса. По этому импульсу происходит установка в О триггеров 72-76. Нулевой потенциал на выходе триггера 72 устанавливает счетчик 70 и блокирует его работу. Работа счетчика синхронизируетс  импульсами, поступаюпими на вход 49 синхронизации. В начальньй момент времени на входе 66 требовани  чтени  находитс  потенциал 1. На входе 62 блокировки находитс  потенциал I. На остальных входах наход тс  О. Блок 21 считывает информацию следующим образом.

При поступлении 1 на входах 63 и 52 на выходах элементов И 78 и ИЛИ 79 последовательно по вл етс  потенциал 1, который переключает в I триггер 72, разблокиру  работу счетчика 7. На выхо дах дешифратора 71 начинают по вл тьс  импульсы. По первому импульсу происходит установка в 1 триггера 73, на выходе выдачи адреса 50 по вл етс  единичньы потенциал. По переднему фронту третьего импульса переключаетс  в 1 триггер 75, на В-входе которого находитс  1 с входа 63. Четвертым импульсом снимаетс  1 с выхода триггера 75, снимаетс  сигнал с выхода 57 чтени . По заднему фронту этого сигнала снимаетс  потенциал 1 с входа 66. По заднему фронту щестого импульса обнул етс  триггер 73, снима  потенциал с выхода 50 выдачи адреса и переключаетс  в О триггера 72. Счетчик 70 приводитс 

единичное

состо ние, выставл   потенциал 1 на вход-выход 51 записи. D-вход триггера 76 находитс  в единичном состо нии, которое поступает с выхода элемента НЕ 80. Четвертым импульсом обнул етс  триггер 76. П тым импульсом снимаетс  потенциал с выхода 64 выдачи данных, а шестым - сигнал с выхода 50 выдачи адреса. По перепаду из I в О на выходе 64 снимаетс  потенциал 1 на выходе 65. По заднему фронту импульса на шестом выходе дешифратора 71 происходит обнуление триггера 72, что приводит к блокировке счетчика 70. Продолжение работы блока 21 в режиме записи возможно при по влении 1 на входе 65. В противном случае происходит сн тие потенциала 1 с входа 52 выборки.

Арбитр 4 работает следующим образом .

Если обща  магистраль захвачена, на входе 85 установки арбитра 4 и соответственно счетчика 81 находитс  потенциал 1, блокирующий его работу . При освобождении общей магистра

111

в исходное состо ние. Очередной цикл чтени  блок 21 вырабатывает при по влении 1 на входе 66. Окончание цикла пр мого доступа начинаетс  со сн ти  сигнала 1 с входа 62 блокировки . Затем происходит сн тие синалов с входов 63 и 52. На выходах 62 блокировки и 66 требовани  чтени  по вл ютс  потенциалы 1.

Блок 21 записывает информацию следующим образом.

На выходе элемента НЕ 80 находитс  потенциал 1. При поступлении единичных потенциалов на входы 65 и 52 на выходах элементов И 77 и ИЛИ 79 по вл етс  потенциал 1, который переключает в 1 триггер 72 и разблокирует счетчик 70. На выходах дешифратора 71 начинают последовательно по вл тьс  импульсы.

По первому импульсу на выходе 50 вьщачи адреса по вл етс  единичный потенциал. По переднему фронту импульса на втором выходе дешифратора 71 переключаетс  в 1 триггер 74, на D-входе которого находитс  с выхода элемента НЕ 80. На выходе 64 выдачи данных по вл етс  потенциал 1. По переднему фронту импуль са на третьем выходе дешифратора 71 триггер 76 переключаетс  в

0

5

227

0

0

5

12

ли счетчик 81 переходит в режим счета . Начальное значение счетчика задаетс  с выхода регистра 82, представл ющего собой набор О и I в зависимости от приоритета устройства . Чем выше приоритет, тем больше двоичное значение находитс  на выходе регистра 82. Запросы на захват общей магистрали поступают с входа 86 запроса на вход сброса в О триггера 83. При свободной общей магистрали на выходах переноса счетчиков 81 устройств системы последовательно по вл ютс  импульсы, которые поступают на вход стробировани  триггера 83. В устройстве, которое обладает наивысшим приоритетом и выставило запрос на захват общей м агистра- ли, происходит установка в 1 триггера 83, выставл   потенциал зан тости на входе-выходе 17. Сигнал с входа-выхода 17 блокирует работу счетчиков 81 всех устройств системы, устанавлива  их в исходное состо ние. Така  реализаци  арбитра 4 исключает предоставление общей магистрали одновременно двум и более устройствами .

Claims (1)

1. Формула изобретени 

   5

   0

   5

   0

   5

   Устройство дл  сопр жени  ЭВМ с магистралью, содержащее дешифратор адреса, регистры адреса и данных, арбитр общей магистрали, первый триггер , три элемента И, причем адресный вход-выход устройства соединен с информационным входом дешифратора адреса, первый и второй выходы которого соединены с входами стробировани  первого триггера и регистра адреса соответственно, первый информационный вход-выход устройства нен с разр дами первой группы информационного входа регистра данных, отличающеес  тем, что, с целью увеличени  быстродействи , в него введены блок пр мого доступа пам ти, блок управлени , два счетчика , семь триггеров, дешифратор, генератор импульсов, два формировател  импульсов,, даа элемента И три блока элементов И и четыре элемента ИЛИ, выход первого элемента И соединен с входом-выходом подтверждени  устройства , первый информационный вход-выход устройства соединен с информационными входами регистра адреса и первого

   1315

   счетчика и выходами элементов И первого блока элементов И, младший разр д первого информационного входа- выхода устройства соединен с информационным входом первого триггера, выход которого соединен с входом запроса арбитра общей магистрали, вход синхронизации которого соединен с входом синхронизации блоКа управле- ни  и выходом генератора импульсов, выход второго блока элементов И соединен с адресным входом-выходом устройства, выходы регистра адреса и второго счетчика соединены с первым входом второго блока элементов И, выход выдачи адреса блока управлени  соединен с вторым входом второго блока элементов И и входами стробирова- ни  первого и второго счетчиков, вход- вых6д записи устройства соединен с управл ющим входом дешифратора адреса и выходом записи блока управлени , вход выборки которого соединен с первым, выходом блока пр мого досту- па к пам ти и выходом выборки устройства , вход сброса устройства соединен с входами сброса блока пр мого доступа к пам ти, блока управлени , второго счетчика и первыми входами сброса в ноль с первого по четвертый триггеров, выход арбитра общей шины соединен с выходом требовани  прерывани  дл  чтени  устройства, выход требовани  пр мого доступа устройст- ва соединен с вторым выходом блока пр мого доступа к пам ти, вход предоставлени  пр мого доступа устройства соединен с входом предоставлени  пр мого доступа блока пр мого досту- па к пам ти, выход второго элемента И соединен с выходом чтени  устройства , выход чтени  блока управлени  соединен с входом второго элемен- т а И и первого формировател  им- пульсов и первыми входами первого и второго элементов ИЛИ, выход требовани  прерывани  дл  записи устройства соединен с первым входом первого элемента И, второй выход дешифратора адреса соединен с входом стробирова- ни  второго триггера, третий выход дешифратора адреса соединен с входом установки в 1 первого триггера и входом стробировани  третьего тригге pa, вход запроса блока пр мого доступа к пам ти соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены с выходами

   Т14

   третьего и четвертого элементов И соответственно, третий выход блока пр мого доступа к пам ти соединен с входом установки в О второго счетчика и вторыми входами сброса в О с второго по четвертый триггеров, выход переноса первого счетчика соединен с входом стробировани  четвертого триггера, пр мой выход которого соединен с первым входом п того элемента И, второй вход которого соединен с выходом арбитра общей магистрали , первым входом четвертого элемента И и информационным входом четвёртого триггера, инверсный выход которого соединен с входом блокировки блока управлени , выход п того элемента И соединен с входом второго формировател  импульсов, второй вход первого элемента ИЛИ соединен с входом-выходом подтверждени  устройства , выход второго формировател  импульсов соединен с вторым входом сброса в о первого триггера, выход первого элемента соединен ход первого элемента ИЛИ соединен с входом стробировани  п того триггера , вход-установки в 1 которого соединен с входом-выходом зан тости устройства, входами сброса в О с шестого по восьмой триггеров и входом установки арбитра общей магистрали , выход которо го подключен к входу-выходу зан тости устройства, входу управлени  блока управлени  и первому входу третьего блока элементов И, выход которого соединен с вторым информационным входом-выходом устройства, второй вход третьего блока элементов И соединен с первой группой выходов регистра данных, втора  группа выходов которого соединена с информационным входом дешифратора и первым входом первого блока элементов И, второй вход которого соединен с выходом выдачи данных блока управлени  и первым входом четвертого элемента ИЛИ, второй вход которого соединён с входом-выходом синхронизации устройства, вторым входом второго элемента ИЛИ и входом стробировани  восьмого триггера, выход которого соединен с входом стробировани  седьмого триггера, выход которого соединен с первыми входами первого и третьего элементов И, выход четвертого элемента ИЛИ соединен с входом стробировани  шестого триггеpa , выход которого соединен с входом требовани  записи блока управлени  и вторым входом первого элемента И, втора  группа информационных входов регистра данных соединена с вторым информационным входом-выходом устройства , вход стробировани  регистра данных соединен с выходом второго элемента ИЛИ, выходы второго и третьего триггеров соединень с вторыми

   Фиг 3

   входами третьего и четвертого элементов И соответственно, выход первого формировател  импульсов соединен с входом-выходом синхронизации устройства , выход п того триггера соединен с входом требовани  чтени  блока управлени  и третьим входом п того элемента И, выход дешифратора соединен с информационным входом седьмого триггера.

   qjus.Z

   (рагЛ