SU1587504A1 - Устройство программного управлени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  формировани  последовательностей команд управлени  объектами. Цель изобретени  - упрощение устройства. Устройство содержит шифратор 1, став щий в соответствие позиционному коду на входе 25 задани  управл ющего воздействи  базовый адрес и количество команд, записываютс  в регистры 3 и 4 соответственно. Сумматор 5 в каждом цикле формирует адрес команды в блоке 2 пам ти команд. Циклы подсчитываютс  счетчиком 6, и при совпадении их количества с установленным в регистре 4 количеством команд схема 7 сравнени  устанавливает устройство в исходное состо ние. Арбитраж сигналов на входе 25 осуществл етс  элементами И 8 - 10 группы, которые блокируютс  соответствующими триггерами 11 - 13 группы. Сброс установленного триггера блокирует через элемент ИЛИ 23 циркул цию импульса опроса в кольце: элемент ИЛИ 16, элементы 18, 17 задержки, элемент И 24, элемент 22 регенерации импульса. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для формирования последовательностей команд управления объектами. $

Цель изобретения - упрощение устройства.

На чертеже приведена схема устройства программного управления.

Устройство содержит шифратор 1, блок 2 памяти команд, регистры 3 и 4, сумматор 5, счетчик 6, схему 7 сравнения, группу элементов И 8-10, группу триггеров 11-13, элементы ИЛИ 14-16, элементы 17 и 18 задержки, группу и элементов 19-21 задержки, элемент 22 регенерации импульса, элемент ИЛИ 23, элемент И 24, вход 25 задания управляющего воздействия, вход 26 начальной установки и выход 27 корте- 20 жей команд. I

Кортежи команд заранее записываются в блок 2, а их базовые адреса, т.е. адреса записи первых команд в каждом из кортежей, фиксируются в шифраторе 1, выполненном на ПЗУ.

Устройство работает следующим образом.

Допустим, сигнал поступил на' один из входов 25 устройства, оттуда он подается на вход элемента И 8, имеющего еще три потенциальных входа, соединенных с нулевыми выходами соответствующих триггеров 11-13. В исходном состоянии все триггеры 11-13-, а также регистры 3 и 4, сумматор 5 и счетчик 6 сброшены в нуль сигналом с входа 26. Поскольку все триггеры 11-13 находятся в нулевом состоянии, то с их нулевых выходов на входы элемента- И 8 подаются высокие потенциалы и элемент И 8 открывается по всем входам. В результате этого входной : импульс с любого входа 25 проходит сразу же на вход считывания соответствующей фиксированной ячейки шифратоpa 1 и считывает ее содержимое в регистры 3 и 4. Причем базовый адрес команда записывается в регистр 3, а код числа подлежащих выдаче команд в этом режиме записывается в регистр 4, Управление занесением информации в регистры 3 и 4 осуществляется тем же импульсом с выхода элемента II 8, задержанным соответствующим элементом 19 задержки группы на время считывания данных из шифратора 1 и через элемент ИЛИ 14 поступающим на входа_ записи регистров 3 и 4. Этим же им—| пульсом синхронизации с выхода элемента 19 задержки, поступающим на вход установки триггера 11, последний переводится в единичное состояние, и потенциал с его инверсного выхода блокирует по соответствующему входу не только элемент И 8, то также элементы 9 и 10, Поэтому последующее случайное появление сигналов на входе 25 не влияет на работу устройства. Высокий потенциал с прямого выхода этого триггера через элемент ИЛИ 23 поступает на вход элемента И 24 и открывает его, подготавливая цепь для прохождения импульсов считывания с выхода элемента 17 задержки через элемент И 24 на вход стробирования блока 2.

С выхода регистра 3 базовый адрес подлежащего выдаче кортежа команд поступает на первый информационный вход сумматора 5, на второй информа25 ционный вход которого поступает содержимое счетчика 6. По импульсу с выхода элемента 18 задержки, задерживающему импульс на время переходных процессов в регистрах 3 и 4, 30 поступающему на стробирующий вход сумматора, последний суммирует код базового адреса с кодом счетчика 6. Учитывая, что к этому моменту времени в счетчике хранятся одни нули, в сумматоре 5 будет зафиксирован базовый адрес, который с информационных выходов- сумматора подается на адресный вход блока 2 памяти. Тот же инимпульс с выхода элемента 18 задерж40 ки, задержанный элементом 17 на время срабатывания сумматора 5, в качестве импульса считывания через . элемент И 24 поступает на вход стробирования блока 2 по указанному ба45 зовому адресу. В результате этого на выходе блока 2 появляется код команды, который через выход 27 устройства передается на объекты управления. Таким образом, первая команда корте50 жа выдана.

I

Для выдачи следующей за первой команды импульс считывания с выхода элемента И. 24, во-первых, поступает на счетный вход'счетчика 6, фиксируя единицу в счетчике, а во-вторых, после усиления элементом 22 поступает через элемент ИЛИ 16 и элемент 18 задержки на вход стробирования сумма6 тора 5, который, суммируя код базового адреса и показания счетчика 6, увеличивает код базового адреса на единицу, и на выходах сумматора 5 устанавливается адрес очередной ячейки памяти, из которой импульсом с выхода элемента 17 задержки через элемент И 24 считывается код очередной команды на выход 27 устройства.

Процесс выдачи команд (одна за другой) с интервалом, определяемым величиной времени задержки элементов 17 и 18 задержки, продолжается описанным образом до тех пор, пока схема 7 не зафиксирует равенство кодов в счетчике 6 и регистре 4, что свидетельствует о том, что весь перечень команд, составляющий кортеж, на выход устройства выдан,

Равенство кодов счетчика 6 и регистра 4 фиксируется в момент подачи на вход стробирования схемы 7 импульса с выхода элемента 18 задержки. Выходной импульс схемы 7 через элемент ИЛИ 15 поступает на входы сброса регистров 3 и 4 сумматора 5,- счетчика 6 и триггеров 11-13, возвращая триггер 11 из единичного в нулевое состояние и поддерживая пулевое состояние триггеров 12 и 13. Триггер 11 ра соединен с соответствующим выходом шифратора, отличающеес я тем, что, с целью упрощения устройства, оно содержит сумматор и элемент регенерации импульса, первые входы элементов И группы образуют вход задания управляющего воздействия устройства, выходы элементов И группы соединены с соответствующими входами шифратора и через соответствующее элементы задержки группы с входами первого элемента ИЛИ и входами установки соответствующих триггеров группы, прямые выходы которых соединены с входами второго элемента ИЛИ, а инверсные выходы - с входами с второго по (К+1)-й каждого элемента И группы (К - количество триггеров в группе), информационный вход второго регистра соединен с ответствующим выходом шифратора, ходы первого и второго регистров дииены с первыми информационными дами сумматора и схемы сравнения ответственно, вторые информационные входы которых соединены с выходами счетчика, выходы сумматора соединен с адресным входом блока памяти команд, выход первого элемента ИЛИ соединен с входами записи первого и второго совысоевхосовозвращаясь в исходное состояние, снимает с прямого выхода высокий потенциал, поддерживающий элемент И 24 в открытом состоянии, и последний блокирует цепь, прохождения импульсов считывания на вход стробирования блока 2 памяти команд.

Claims (1)

1. Формула изобретения

   Устройство программного управления, содержащее шифратор, первый и второй регистры, счетчик, схему сравнения, группу триггеров, четыре элемента ИЛИ, элемент И, группу элементов И, два элемента задержки, группу элементов задержки и блок памяти команд, выход которого является выходом кортежей команд устройства, информационный вход первого регист регистров и с первым входом третьего элемента ИЛИ, выход которого соединен через первый элемент задержки с входа35 ми стробирования схемы сравнения и сумматора и с входами второго элемента задержки, выход которого соединен * с первым входом элемента И, выход которого соединен с входом стробирова40 ния блока памяти команд, счетным входом счетчика и через элемент регенерации импульса с вторым входом третьего элемента ИЛИ, выход второго элемента ИЛИ соединен с вторым входом 45 элемента И, вход начальной установки устройства соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом схемы сравнения, выход четвертого элемен50 та ИЛИ соединен с входами сброса счетчика, сумматора, первого и второго регистров и триггеров группы.