SU1283760A1 - Устройство дл управлени микропроцессорной системой - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и позвол ет расширить возможности микропроцессорной системы за счет увеличени  адресуемого объема пам ти без увеличени  разр дности адреса. Логическое подключение блоков 1.1 - 1.N пам ти к микропроцессору осуществл етс  по- ледовательно по мере отработки заключенных в них программ. Обращение к последнему адресу блока 1. i пам ти (1 I,...,N) фиксируетс  первым дешифратором 4, содержимое счетчика 3 увеличиваетс  на единицу и второй с 9 (Л

Description

lfut.1

дешифратор 5 подключает следующий блок 1. i пам ти к микропроцессору. После обращени  к последнему адресу последнего блока 1.N пам ти происходит сброс счетчика 3. К микропродес- сору подключаетс  первый блок .1 пам ти и цикл работы повтор етс . 2 ил.

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении цифровых вычислительных систем на основе микропроцессоров,

Цель изобретени  - расширение области применени  устройства.

На фиг.1 представлена фукциональ- на  схема устройства; на фиг.2 - временна  диаграмма работы устройства .

Устройство дл  управлени  микропроцессорной системой содержит блоки 1.1 - 1 .N пам ти, многорежимный буферный регистр 2, счетчик 3, первый 4 и второй 5 дешифраторы, триггер 6 индикации, элементы И 7.1 - 7.N первой группы, элементы И 8.1- /8.N второй группы, первый 9 и вто- jрой 10 элементы И, первый II и вто- рой 12 вход-выход устройства, адресные вход 13 и выход 14 устройства, вход 15 синхронизации машинных цикл работы устройства, вход 16 разрешени  записи информации, вход 17 син- хронизации устройства, вход 18 разрешени  ввода информации, вход 19

пуска устройства, выходы 20 и 21

сигнализации соответственно окончани  и начала пуска работы устройства . Первый вход-выход 11 устройства соединен с вторым входом-выходом 12 устройства, входами данных блоков 1,1 - 1,N пам ти и информационным входом многорежимного буферного регистра 2. Адресный вход 13 устройства св зан с адресными входами блоков 1,1- 1.N пам ти, входом первого дешифратора А и адресным выходом 14 устройства. Вход 15 синхронизации машинных циклов устройства соединен с разрешающим входом многорежимного буферного регистра 2 и первыми входами элементов И 9 и О. Вход 16 разрешени  записи информации устройства подключен к вторым входам эле

5

О

5

0

0

5

ментов И 7.1-7.N первой группы. Вход

17синхронизации устройства соединен с входом синхронизации многорежимного буферного регистра 2 и третьим входом второго элемента И 10. Вход

18разрешени  ввода информации св зан с вторыми входами элементов И 8.1 - 8.N второй группы. Выходы блоков 1.1 - 1.N пам ти соединены с первым входом-выходом II устройства. Выход элемента И 9 подключен к входу установки в нуль счетчика 3, выход которого соединен с входом второго дешифратора 5. Выходы второго дешифратора 5 соединены с первыми входами соответственно элементов И 7,1-7.N и 8.1 - 8.N первой и второй групп. Первый выход многорежимного буферного регистра 2 подсоединен к третьим входам элементов И 7.1 - 7,Й первой группы. Второй выход многорежимного буферного регистра 2 подключен к третьим входам элементов И 8.1 - 8.Ы второй группы. Выходы , элементов, И 7.1 - 7.и первой группы и выходы элементов И 8.I - 8.N второй группы соединены соответственно с входами разрешени  записи и считьшани  информации блоков 1.1 - 1.N пам ти, (К+1)-ый выход второго дешифратора 5 св зан с вторым входом элемента И 9 и нулевым входом триггера 6 индикации. Выход дешифратора 4 соединен с вторым входом второго элемента И 10, выход которого св зан со счетным входом счетчика 3. Вход

19пуска устройства соединен с единичным входом триггера 6 индикации, единичный выход которого подключен к выходу 21 сигнализации начала работы устройства, а нулевой - к выходу 20 окончани  работы устройства.

Блоки 1,1 - 1.N пам ти предназначены дл  хранени  информации, используемой дл  выполнеЬи  заданной программы , Многорежимный буферный регистр 2 служит дл  записи н хранени  соответствующих разр дов (первого и седьмого) кодов слов состо ни  микропроцессора . Счетчик 3 фиксирует количество блоков пам ти устройства с которыми взаимодействует микропроцессор . Деи ифратор 4 npeAH jsHaueH дл  установлени  факта обращени  микропроцессора к последней  чейке адресуемого блока пам ти. Дешифратор 5 - дл  определени  номера адресуемого микропроцессором блока Id пам ти . Элементы И 7.1 - 7.И первой группы примен етс  дл  формировани  сигналов разрешени  записи информа- iции в блоки ,1 - 1,N пам ти, эле-, менты И 8е1 8,N второй группы - дл  формировани  сигналов разрешени  считывани  информации из блоков 1.1- 1.N пам ти. Триггер 6 индикации используетс  дл  выработки и выдачи сигналов, управл ющих индикацией начала и окончани  работы устройства. Первый элемент И 9 предназначен дл  формировани  сигнала установки в нуль счётчика 3, второй элемент И 10 - дл  выдачи имцульсов на счетный вход.счетчика 3, Первый вход- выход 11 устройства служит дл  св зи с выходами Дд - Д (ВД - ВД) микропроцессоров серий КР580ИК80, Ад- ресньш вход 13 устройства соединен с выходами А,, - А, (ВА,-, - ВА, ) мик15

15

1

ропроцессоров тех же серий. Вход 15 синхронизации машинных циклов работы устройства предназначен дл  св зи с выходом СИНХР (SYNC) указанных выше микропроцессоров, вход 6 разрешени  записи информации - дл  соединени  с выходом ЗП (WR) микропроцессоров указанных сериЙ9.вход 17 синхронизации устройства - дл  соединени  с входом Ф (cpj) микропроцессоров указанных серий, вход.8 разустройства , в регистр 2 записываютс  первый и седьмой разр ды кода слова состо ни  процессора. Единичное значение седьмого разр да кода слова 5 состо ни  процессора обусловливает выполнение цикла ffiMR (чтени  информации из пам ти), Нулевое значение первого разр да кода слова состо ни  процессора обусловливает выпол 0 нение цикла WO (записи информации в пам ть),

При выполнении цикла МЕШ единичный сигнал по вл етс  на втором вы-. ходе р истра 2, а при выполнении цикла WO - на первом. В соответствии с этим на соответств ующих выходах первой группы элементов И 7,1 - 7.N или второй группы элементов И 8.) - 8„И разрешено формирование единичных

20 сигналов. По этим сигналам осуществл етс  обращение (считывание или запись информации) в выбранный дешифратором 5 блок l.i пам ти, В процессе функционировани  микропроцессора при его обраш,ении к первому блоку 1.1 пам ти содержимое счетчика 3 равно нулю. Возб ужденным  вл етс  первый выход второго дешифратора 5, единичньй сигнал на выходе которого обусловливает работу цервог элемента И 7. первой группы. После того, как на адресном входе 13 устройства устанавливаетс  код адреса последней  чейки первого блока 1.1

35 пам ти на выходе первого дешифратора 4 формируетс  единичный сигнал. В результате этого в счетчик 3 записываетс  код 1. Активным становитс  второй выход дешифратора 5.

0 Единичный сигнал с этого выхода открывает второй элемент И 7.2, разреша  обращение микропроцессора к второму блоку 1.2 пам ти. После завершени  работы микропроцессора с

25

30

решени  ввода информации устройства - последним блоком 1,N пам ти единичдл  соединени  с выходом П (DB/N) микропроцессоров указанных с ерйй.

Микропроцессор начинает выполнение программы с обращени  к первому блоку ,1 пам ти. Перед выполнением машинного цикла работы устройства на первом входе-выходе 11 данных устройства по вл етс  код слова состо ни  процессора. По импульсу синхрониза- цмм, поступающему через вход 15 устройства на разрешающий вход регистра 2, и по импульсу синхронизации, поступающему на вход синхронизации 17

анени  ого и микует йства ропроueH и  ейке фратор есуепавой вани  орма- эле-, ы - ешени  в 1.1- и исачи ей наства . н дл  в т И четод- св зи микАд- инен ) мик15

од 15 рабосв анных раз  соропро17 соедиоцесразустройства , в регистр 2 записываютс  первый и седьмой разр ды кода слова состо ни  процессора. Единичное значение седьмого разр да кода слова 5 состо ни  процессора обусловливает выполнение цикла ffiMR (чтени  информации из пам ти), Нулевое значение первого разр да кода слова состо ни  процессора обусловливает выпол 0 нение цикла WO (записи информации в пам ть),

При выполнении цикла МЕШ единичный сигнал по вл етс  на втором вы-. ходе р истра 2, а при выполнении цикла WO - на первом. В соответствии с этим на соответств ующих выходах первой группы элементов И 7,1 - 7.N или второй группы элементов И 8.) - 8„И разрешено формирование единичных

20 сигналов. По этим сигналам осуществл етс  обращение (считывание или запись информации) в выбранный дешифратором 5 блок l.i пам ти, В процессе функционировани  микропроцессора при его обраш,ении к первому блоку 1.1 пам ти содержимое счетчика 3 равно нулю. Возб ужденным  вл етс  первый выход второго дешифратора 5, единичньй сигнал на выходе которого обусловливает работу цервого элемента И 7. первой группы. После того, как на адресном входе 13 устройства устанавливаетс  код адреса последней  чейки первого блока 1.1

35 пам ти на выходе первого дешифратора 4 формируетс  единичный сигнал. В результате этого в счетчик 3 записываетс  код 1. Активным становитс  второй выход дешифратора 5.

0 Единичный сигнал с этого выхода открывает второй элемент И 7.2, разреша  обращение микропроцессора к второму блоку 1.2 пам ти. После завершени  работы микропроцессора с

25

30

ный сигнал устанавливаетс  на .(N+1 )-м выходе дешифратора 5. Этим сигналом по импульсу синхронизации с входа 15 устройства через элемент И 9 про- изойдет установка в нуль счетчика 3. На выход 20 устройства поступит сигнал окончани  работы.

Предлагаемое устройство дл  управ- лени  микропроцессорной системой работает следующим образом.

В исходном состо нии все элементы пам ти наход тс  в нулевом состо нии (цепи установки в нуль элементов пам ти устройства в исходное состо ние и цепи подачи питани  не показаны). По сигналу с входа 19 пуска уст .ройства триггер 6 устанавливаетс  в. единичное состо ние. Единичный сигнал с единичного вькода триггера 6 поступает на выход 21 устройства,сигнализиру  о начале работы устройства. Единичный сигнал с первого выхода дешифратора 5 поступает на первые входы первых элементов И 7, и 8.i

.первой и второй групп о На вход-выход I1 устройства поступает код слова состо ни  процессора По импульсам синхронизации,; поступающим с входов 15 и 17 устройства, происходит запис значений первого и седьмого разр дов кода слова состо ни  процессора в регистр 2,,

Пусть микропроцессор выполн ет цикл MEMR (чтени  информации из пам ти )., В этом случае на втором выходе регистра 2 по вл етс  единичный сигнал, которой поступает на треты входы элементов И S.I - второй группы. После по влени  на входе i8 устройства сигнала DB/N (разрешени  перевода шины данных микропроцессора в режим ввода информации) на вь ходе элемента И 8,1 формируетс  единичный сигнал. Этот сигнал поступает на вход разрешени  считы.вани  информации ггервого блока I 1 пам ти и разрешает считывание из него, информации

Если выполн етс  цикл WO (записи информации в пам ть)5 то единичньш сигнал по вл етс  на первом выходе регистра 2 и поступает на третьи входы элементов И 7„1 - 7аЫ первой группы. После по влени  на входе 16 устройства сигнала разрешени  записи на выходе первого элемента И 7,1 формируетс  единичный сигнал Этот сигнал постз ает на вход разрешени  записи информации в блок 1,i пам ти.

Независимо от того, какой выполн етс  цикл работы микропроцессором МЕШ или WO, после того как на адресном входе 13 устройства выставл етс  код, соответствующий адресу последней- чейки блока 1. пам ти, на выходе дешифратора 4 формируетс  един1-тчный сигнал, который поступает на второй вход элемента И 10, Единичный сигнал с входа 15 устрой :тва поступает на первый вход элемента И 10 и открывает его. По импульсу синхронизации5 поступающему с входа

10

15

837606

17 устройства на третий вход элемента И 10, на его выходе формируетс  единичный сигнал, по которому в счетчике 3 устанавливаетс  код 1. В соответствии G этим кодом на втором вьгходе дешифратора 3 устанавливаетс  единичный сигнал, который открывает вторые элементы И 7.-2 и 8.2 первой и второй групп. Работа устройства продолжаетс .. После того, как произойдет реализаци  программы,записанной в последнем блоке I.N пам ти, и на адресном входе 13 устройства установитс  код последней  чейки пам ти, произойдет аналогично описанному выше йзмен.ение содержимого счетчика 3: в Иен будет установлен код (N+1),

На последнем выходе (N+1)-м) дешифратора 5 устанавливаетс  единичный сигнал. По этому сигналу происходит установка триггера 16 в нулевое состо ние. По импульсу синхронизации , поступающему с входа 15 устройства , на выходе элемента И 9 формируетс  единичньй сигнал, который производит установку в нуль счетчика 3. Единичный сигнал с инверсного вькода триггера 6 поступает на выход 20 окончани  работы устройства. Работа устройства заканчиваетс .

Claims (1)

1. Формула изобретени 

   20

   25

   30

   5

   0

   Устройство дл  управлени  микропроцессорной системой, содержащее первый блок пам ти, многорежимный буферный регистр и первый элемент И, причем вход-выход данных устройства соединен с входом данных первого блока пам ти, информационным входом многорежимного буферного регистра и вторым входом-выходом данных устройства , адресньй вход устройства соединен с адресным входом первого г; блока пам ти, вход синхронизации машинных циклов устройства соединен с входом разрешени  записи, многорежимного буферного регистра, вход синхронизации устройства соединен с входом синхронизации многорежимного буферного регистра, выход первого блока пам ти соединен с входом- выходом данных устройства, отличающеес  тем, что, с целью расширени  класса решаемых задач путем увеличени  объема адресуемой пам ти без увеличени  разр дности адреса, введены (N-) блоков пам ти, перва  и втора  группа элементов И,

   0

   5

   ....,

   .г...лп

   j

   L i

   r

   Т.г

   L i

   r

   Т.г