SU1589282A1 - Контроллер пам ти - Google Patents
Контроллер пам ти Download PDFInfo
- Publication number
- SU1589282A1 SU1589282A1 SU884417229A SU4417229A SU1589282A1 SU 1589282 A1 SU1589282 A1 SU 1589282A1 SU 884417229 A SU884417229 A SU 884417229A SU 4417229 A SU4417229 A SU 4417229A SU 1589282 A1 SU1589282 A1 SU 1589282A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- controller
- address
- control unit
- Prior art date
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Изобретение относитс к вычислительной технике и предназначено дл управлени пам тью в микропроцессорных системах. Цель изобретени - расширение области применени за счет организации режима ввода данных. Контроллер содержит блок управлени 8, счетчик адреса 5 и регистр адреса 4, мультиплексор адреса 6, элементы ИЛИ 3,12,13, 14, триггер пуска-останова 9, генератор импульсов 10 и блок задержки 11. При подключении к системе может использоватьс двунаправленный шинный формирователь 2, который управл етс триггером 9 и позвол ет отключать магистраль обмена 21 от магистрали ЭВМ. Ввод и вывод данных с блока 1 ввода-вывода аналоговых сигналов осуществл етс в блок 7 оперативной пам ти, при этом дл адресации используетс регистр 4. Контроллер позвол ет считывать массивы начина с любой чейки пам ти с предварительным остановом перед началом считывани , о чем ЭВМ может судить по состо нию выхода 20 готовности. 1 ил.
Description
Изобретение относится к вычислительной технике и может использоваться для управления памятью в микропроцессорных системах для связи с различными программно-управляемыми аналоговыми вычислительными блоками.
Цель изобретения - расширение области применения за счет организации режима ввода данных.
На чертеже показано включение контроллера в системе сопряжения с источниками и приемниками аналоговых сигналов.
Система содержит блок 1 вводавывода аналоговых сигналов, двунаправленный шинный формирователь 2, контроллер памяти, включающий в себя элемент ИЛИ 3, регистр 4 адреса, счетчик 5 адреса, мультиплексор 6 адреса, который формирует адрес для блока 7 оперативной памяти системы, блок 8 управления, триггер 9 пускаостанова, генератор 10 импульсов, блок 11 задержки, элементы ИДИ 12 14. На чертеже обозначены входы: начальной установки 15,- пуска 16, останова 17, чтения 18; записи 19, выход 20 признака готовности контроллера и магистраль 21 обмена системы.
Устройство работает следующим образом.
Перед началом работы ЭВМ выдает сигналы на входы 17,15 контроллера, которые останавливают работу генератора 10 и приводит блок 8 и счетчик 5 в исходное состояние. Одновременно сигнал с выхода установленного в нуль триггера 9 через элемент ИЛИ 3 устанавливает мультиплексор 6 в состояние, обеспечивающее передачу адреса с Выхода счетчика 5 на входы адреса блока 7, и шинный формирователь 2 в состояние, обеспечивающее передачу данных с магистрали 21 на магистраль ЭВМ и обратно. Код первой записываемой в блок 7 команды поступает через· шинный формирователь 2 на входы-выходы данных блока 7. При подаче сигнала записи на вход 19 произойдет запись этой команды в блок 7 по адресу, находящемуся в счетчике 5 адреса. Одновременно сигнал записи,поступая через элемент ИЛИ 12 на вход блока 8 управления, приводит к увеличению содержимого счетчика 5 адреса на единицу, и, таким образом, следующие данные запишутся в следующую ячей ку памяти блока 7 по следующему сигналу записи на входе 19. По окончании записи программы работы устройства триггер 9 переводится сигналом Пуск по входу 16 в единичное состояние, причем непосредственно перед этим блок 8 управления и счетчик 5 адреса вновь устанавливаются в исходное состояние повторным сигналом по входу 15. Переключение триггера 9 в единичное состояние приводит к отключению шинного формирователя 2, т.е. к отключению магистрали 21 от ЭВМ, к запуску генератора 10, и разрешает работу блока 8 управления, который начинает выборку (чтение) первой команды из блока 7 по адресу, находящемуся в счетчике 5 адресов. При этом блок 8 вырабатывает сигнал управления работой мультиплексора 6, поступающий с выхода блока 8 управления через элемент ИЛИ 3 на вход управления мультиплексора адреса 6, и сигнал выборки на третьем выходе блока задержки через элемент ИЛИ 13 поступает на вход Выборка кристалла блока 7. Так как сигнал записи на входе .Чтение - запись блока 7 в это времяотсутсвует, то блок 7 будет работать в режиме чтения информации, хранящейся в соответствующей ячейке блока 7.
При выполнении программы работы блок 8 может вырабатывать соответствующие сигналы, управляющие работой блока 1, анализировать его состояние и записывать вырабатываемые в блоке 1 цифровые данные в соответствующие ячейки (не занятые программой) блока 7, для чего предварительно в регистр 4 адреса по соответствующей команде заносится адрес свободной ячейки блока 7 (эти адреса известны заранее, так как программа работы в каждом конкретном случае всегда занимает определенный объем памяти), а затем по соответствующей команде блок 8 управления вырабатывает сигнал записи на пятом выходе, который через элемент ИЛИ 14 поступает на вход Запись-чтение блока 7. Непосредственно перед этим на выходе блока 8 управления должен устанавливаться сигнал, который через элемент ИЛИ 3 обеспечивает переключение мультиплексора 6 на передачу адреса с выходов регистра 4 адреса на адресные входы блока 7. Сигнал записи на пятом выходе блока 8 управления должен вырабатываться в момент появления на выходе элемента ИЛИ 13 сигнала разрешения выборки и в этом случае произойдет запись информации, выданной блоком 1 на магистраль 21, в блок 7 по адресу, хранящемуся в регистре 4 адреса. Аналогично производится запись других данных, получаемых в блоке. 1.
По окончании формирования необходимого массива данных в блоке 7 блок 8 управления выполняет специальную команду, вырабатывающую на шестом выходе блока 8 сигнал, устанавливающий триггер 9 в нулевое состояние, и тем самым останавливающий работу генератора 10 импульсов и выборку содержимого очередных ячеек памяти из блока 7 по адресу счетчика 5 адреса. Этот сигнал, переключив триггер 9 в нуль, разрешит работу шинного формирователя 2, 'сделав тем самым доступной для чтения ЭВМ данных с магистрали 21. Нулевое состояние триггера быть проанализировано ЭВМ, может установить, закончил роллер работу по программе рование массива или нет. В к входу маскии при незамаскипрврывания пев нуль авто9 может т.е.· ЭВМ ли конти формислучае подключения выхода 20 руемых прерываний ЭВМ рованности указанного реключение триггера 9 матически прервет работу ЭВМ для выполнения процедуры чтения массива данных из блока 7. Указанное прерывание должно маскироваться во время записи программы работы устройства, когда триггер 9 также находится в нулевом состоянии.
Чтение массива данных из блока 7 выполняется следующим образом.
При нулевом состоянии триггера 9 ЭВМ выдает на вход 18 сигналы чтения, которые, проходя через элемент ИЛИ 13 на вход Выборка кристалла блока 7, при отсутствии сигналов записи приводят к выполнению чтения данных из ячейки памяти блока 7 по адресу, находящемуся в счетчике адреса 5. Считанные данные через шинный формирователь 2 поступают на ЭВМ и могут быть считаны ею для последующей обработки. Поскольку сигнал начальной установки по входу 15 после установки триггера 9 в нуль не подавался, на счетчике адреса 5 находится адрес последней команды, выполнявшей10
1589282 6 ся блоком 8 управления в момент установки в нуль триггера 9, т.е. адрес той самой команды, которая и обеспечивает установку триггера 9 в нулевое состояние. Желательно, чтобы эта команда находилась в блоке 7 в ячейке памяти, непосредственно предшествующей началу массива данных,который формировался в блоке 7 в ходе работы контроллера с блоком 1. Это условие всегда выполнимо, поскольку при записи программы работы устройства в блок 7 может быть записано любое количество команд* не превышающее объем памяти блока 7, в том числе пустые команды, следовательно, после основной программы в соответствующие ячейки блока 7 могут поочередно записываться пустые команды до тех пор, пока на счетчике адреса 5 не установится нужный адрес, в который будет записана последняя команда программы, устанавливающая триггер 9 в нуль. В основной программе в том месте, где в соответствии с алгоритмом заканчивается формирование массива данных в свободных ячейках памяти блока 7, записывается команда безусловного перехода по адресу, в который записана команда установки триггера 9 в нуль. После каждо- . го импульса Чтение по входу 18,который через элемент ИЛИ 12 поступает на вход блока управления происходит автоматическое увеличение счетчика адреса 5 на единицу (аналогично тому, как это происходит в рассмотренном режиме записи программы работы). Таким образом, следующий импульс чтения обеспечит чтение следующей ячейки памяти блока 7,после чего вновь содержимое ' счетчика адреса 5 увеличится на единицу. Аналогичным образом происходит считывание всего массива данных, записанного в блок 7 в ходе выполнения программы работы. Проверка записанной в блок 7 программы проходит аналогично чтению массива данных с установленным в нуль триггером 9 и предварительно поданным сигналом начальной установки на вход 15. При этом счетчик адреса 5 установится в исходное состояние и чтение содержимого ячеек ка 7 начнется с первой команды первой ячейки памяти блока 7).
Таким образом, предложенное ройство позволяет эффективно испольΟποί с уст7 зовать свободные ячейки блока памяти 7 (т.е, те, которые не заняты программой), обеспечивает запись и чтение как программ^ так и данных, причем массив данных после остановки работы устройства может считываться непосредственно с ячейки,предшествующей началу (т.е, первой ячейке) массива.
Claims (1)
- Формула изобретенияКонтроллер памяти, содержащий блок управления, триггер пуска - останова, генератор импульсов, блок задержки и счетчик адреса, первый и второй элементы ИЛИ, вход установки и первый вход сброса триггера пуска-останова являются входами пуска и останова контроллера, прямой выход триггера пуска-останова соединен с входами запуска блока управления и генератора импульсов, выход которого' соединен с входом блока задержки, первый, второй и третий выходы которого соединены с входом тактирования блока управления и первыми входами первого и второго элементов ИЛИ,, вход начальной установки контроллера соединен с одноименными входами блока управления и счетчика адреса, разряды информационного входа которого и соответствующие разряды входа условий блока управления являются соответствующими разрядами информационного входа контроллера, первый и второй выходы блока управления соединены со счетным входом и входом занесения данных счетчика адреса, выход первого элемента ИЛИ соединен с соответствующим разрядом входа ус1025 · ловий блока управления, вход записи контроллера соединен с вторым входом первого элемента ИЛИ, отличающийся гем, что, с целью расширения области применения за счет организации режима ввода данных, в него введены регистр адреса, мультиплек-* сор адреса и третий и четвертый элементы ИЛИ, выходы которых соединены с входом управления мультиплексора адреса и выходом управления записьючтением контроллера соответственно, разряды информационного входа регист-. ра адреса соединены с соответствующими разрядами информационного входа контроллера, выходы регистра адреса и счетчика адреса соединены с первым и вторым информационными входами мультиплексора адреса, выход которого является выходом адреса контроллера, вход записи регистра адреса и первые входы третьего и четвертого элементов ИЛИ соединены с третьим, четвертым и пятым выходами блока управления, шестой выход которого соединен с вторым входом сброса триггера пуска-останова, инверсный выход которого соединен с вторым входом третьего элемента ИЛИ и является выходом признака готовности контроллера, вход записи которого соединен с вторыми входами четвертого и второго элементов ИЛИ, выход которого является выходом Выбор кристалла контроллера, вход чтения которого соединен с третьими входами первого и второго элементов ИЛИ, соответствующие вход условий и выход блока управления являются входом и выходом управления обменом данными, контроллера.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884417229A SU1589282A1 (ru) | 1988-04-26 | 1988-04-26 | Контроллер пам ти |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884417229A SU1589282A1 (ru) | 1988-04-26 | 1988-04-26 | Контроллер пам ти |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1589282A1 true SU1589282A1 (ru) | 1990-08-30 |
Family
ID=21371586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884417229A SU1589282A1 (ru) | 1988-04-26 | 1988-04-26 | Контроллер пам ти |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1589282A1 (ru) |
-
1988
- 1988-04-26 SU SU884417229A patent/SU1589282A1/ru active
Non-Patent Citations (1)
Title |
---|
Крьшов С.М. Модифицируемые контроллеры. - Электронна промышленность. 1984, вып. 6, с. 3 - 7, . рис.I. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5606532A (en) | EEPROM array with flash-like core | |
JPH0449199B2 (ru) | ||
US20060020764A1 (en) | Information processing apparatus including non-volatile memory device, non-volatile memory device and methods thereof | |
EP0370529B1 (en) | Microcomputer having EEPROM | |
EP0055623B1 (en) | Direct memory-access mode for a high-speed memory system | |
US4047245A (en) | Indirect memory addressing | |
WO2000023895A1 (en) | Signal processing apparatus with memory access history storage | |
SU1589282A1 (ru) | Контроллер пам ти | |
JPH03252993A (ja) | E↑2promの情報書込み装置 | |
KR100365690B1 (ko) | 불휘발성 메모리, 복수개의 불휘발성 메모리들을 구비한시스템 , 및 이 시스템의 데이터 리드 방법 | |
US6182207B1 (en) | Microcontroller with register system for the indirect accessing of internal memory via auxiliary register | |
US5619714A (en) | Microcomputer having an instruction decoder with a fixed area and a rewritable area | |
US5566109A (en) | EEPROM, write control method for EEPROM, and IC card | |
SU1695319A1 (ru) | Матричное вычислительное устройство | |
JPS592058B2 (ja) | 記憶装置 | |
JP4747535B2 (ja) | データ記録方法 | |
SU1136172A1 (ru) | Устройство дл контрол программ | |
SU1277129A1 (ru) | Многопроцессорна вычислительна система | |
SU1425693A1 (ru) | Запоминающее устройство | |
SU1283760A1 (ru) | Устройство дл управлени микропроцессорной системой | |
SU1260955A1 (ru) | Устройство дл адресации пам ти | |
JPH0581145A (ja) | Eepromへのデータ書き込み回路 | |
SU1564620A2 (ru) | Устройство дл управлени микропроцессорной системой | |
SU1065886A1 (ru) | Динамическое запоминающее устройство | |
SU1418720A1 (ru) | Устройство дл контрол программ |