SU1275536A1 - Устройство управлени буферным накопителем дл доменной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть 63У пользовано при построении запоминаюпщх устройств на цилиндрических магнитных доменах (ЦМД). Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство управлени  буферным накопителем дл  доменной пам ти содержит счетчик 1 адреса, блок 2 синхронизации, блок 3 посто нной пам ти, счетчик 4 време«ных интервалов , регистр 5 сдвига, блок 6 записи-считывани , элемент РШИ 7, блок 8 задани  адреса, мультиплексор 9, входы и выходы устройства, 5 ил. с 10

Description

(иг.1 Изобретение относитс  к вычислительной технике и может быть испсрльзовано при построении запоминающих устройств на цилиндрических магнитных доменах (ЦМД). Цель изобретени  -повьшение быс родействи  устройства. На фиг. 1 изображена блок-схема предлагаемого устройства на фиг. 2принципиальна  схема блока записисчитьшани } на фиг. 3 - принципиаль на  схема блока задани  адресаJ на фиг. 4 и 5 - временные диаграммы его работы. Устройство управлени  буферным ( накопителем дл  доменной пам ти содержит счетчик 1 адреса, блок 2 синхронизации , блок 3 посто нной пам ти счетчик 4 временных интервалов, регистр 5 сдвига, блок 6 записи-считывани , элемент ШТИ 7, блок 8 задани  адреса, мультиплексор 9, первый вход 10 которого подключен к второму входу элемента ИЛИ 7 и  вл етс  вторым входом устройства, соответствующие вход и выход 11 регистра сдвига 5  вл ютс  первыми входом и выходом устройства. Выход 12 счетчика 1 адреса соединен с входом блока посто нной пам ти, первый вход элемента ИЛИ 7 соединен с первым йыходом 13 регистра 5 сдвига, а выход 14 элемента ИЛИ 7  вл етс  вторым выходом устройства. Выход 15 мультиплексора 9 соединен с первым входом регистра 5 сдвига, а второй вход 16 мультиплексора 9 подключен к второму выходу блока 8 задани  адреса, третий 17 и четвертый 18 выходы которого  вл ютс  третьим и четвертым выходами устройства. Первый вход 19 блока 2 синхронизации  вл етс  третьим входом устройства, а выходы 20-25 блока 2 синхронизации соединены с соответствующими входами регистра 5 сдвига, блока 8 задани  адреса и блока 6 записи-считывани , выход 26 которого соединен с входом 27 блока 3 посто нной пам ти, выходы 28-31 которого соединены с соответствующими входами счетчика 4 и блока 6 записи-считывани , другой вход кото рого соединен с выходом 32 счетчика 4, а выходы 33 и 34 блока 6 записисчитьюани  соединены с соответствую щими входами счетчика 4 и блока 8 за,п,ани  адреса. 536 2 Блок записи-считьшани 6 (фиг. 2) содержит первый 35 и второй 36 Dтриггеры , элементы И 37-3-9 и элемент ИЛИ 40. В блоке 3 посто нной пам ти хранитс  карта годности накопительных регистров доменных микросхем, пред- ставленна  в виде двоичных четырехразр дных слов. В первых трех раз- р дах слова в двоичной форме хранитс  код временных интервалов, который показывает количество годных регистров в микросхеме между двум  ближайщими дефектными регистрами или группу дефектных регистров между двум  ближайшими годными регистрами. Трехразр дный код позвол ет запоминать от одного до семи накопительных регистров. В принципе можно увеличить разр дность кода интервала, если така  необходимость возникнет. Код интервала с помощью двоичного счетчика 4 преобразовываетс  в блоке 6 записи-считывани  во временную прследовательность импульсов, которые обеспечивают запись (считывание) информации в годные накопительные регистры доменной пам ти и обход дефектных регистров. Блок 8 задани  адреса (фиг. 3), содержит первый элемент ИЛИ 41, двоичный счетчик 42 разр дов, первый 43 и второй 44 двоичные счетчики адреса , триггер 45, узел 46 сравнени , первый элемент И 47, дешифратор 48, второй 49 и третий 50 элементы И, второй 51 и третий 52 элементы ИЛИ. Счетчик 1 адреса имеет восемь разр дов , его разр дность зависит от количества дефектных регистров в доменной пам ти. Блок 3 посто нной пам ти имеет информационную емкость 256 четырехразр дных слова. Блок 2 синхронизации содержит генератор импульсов на 3,2 МГц, распределитель тактовых импульсов, канал защиты информахщи в доменной пам ти при отключении питани , каналы формировани  управлени  импульсов дл  регистра сдвига, блока записи (считьтани ), блока задани  адреса, формировател  тока продвижени , форМ1фовател  тока репликации вывода, формировател  тока ввода. Распределитель тактовых импульсов юрмнрует 32 импульса ( не) за интервал времени, равный одному обороту пол , то есть за 10 мкс.

Блок 6 записи-считывани  преобразует код карты годности регистров во временную последовательность импульсов , которые обеспечивают запись информации в доменную пам ть, а также 5 считывание информации с доменной пам ти в буферньш накопитель в соответствии с картой годности.

Устройство работает следующим образом.10

На вход 19 блока синхронизации 2 поступает импульс обращени  к ЗУ (фиг, 4 и 5), который разрешает выдачу синхроимпульсов на все блоки устройства. В режиме считывани  ин- 5 формации с доменной пам ти и записи ее в буферный накопитель импульс Начало считьгоани  (НСЧ) устанавливает в состо ние 1 триггер 46, выход которого разрешает прохолсдение импуль- ю сов Выбор микросхемы (ВМ) и дес тиразр дного кода адреса на буферньш накопитель. Во врем  действи  импульса СИ восьмиразр дное слово считываетс  с доменной пам ти и по шине 25 11 параллельно записывает :  в регистр 5 сдвига. Частота следовани  импульсов СИ соответствует частоте считывани  информации с доменной пам ти и равна 100 кГц (фиг. 4 и 5). Частота ЗО следовани  импульсов ГИ1 и ГИ2 равна 1 мГц. Считанное слово содержит не только записанную информацию, но и считанные с дефектных накопительных регистров ложные нули (единицы), которые в дальнейшем необходимо исключить .

Claims (1)

1. Дл  этого с блока 3 посто нной пам ти считьгеаетс  код карты годности 40 регистров (КГР), который затем в блоке б преобразуетс  в последовательность импульсов КГР (34). Импульсы КГР используютс  в блоке 8 задани  адреса дл  формировани  сиг- 45 налов, управл ющих записью информации с доменной пам ти в буферный накопитель . Вьтолн етс  это в следующей последовательности. С блока 3 посто нной пам ти считываетс  первьш 50 код интервала, три разр да (28, 29 и 30) которого записываютс  в счетчике 4 временных интервалов, а четвертый разр д (31), где хранитс  признак интервала, запоминаетс  на 55 триггере 36 блока записи-считьшани , Первый интервала равен шести, признак кода интервала равен единице . Поступающие на регистр 5 сдвига (фиг. 1) импульсы СдВ (21) обеспечивают поразр дную выдачу слова на шину 13 -и запись этого слова через элемент ИЛИ 7 и шину 14 в буферный накопитель . Каждый разр д слова, который по вл етс  нашине 13, через элементы ИЛИ 7 поступает параплельно на все входы буферного накопител , но записьгоаетс  код только к тот разр д на который поступил ВМ. Импульсы ВМ формируютс  с импульсов КГР (34) в блоке 8 задани  адреса с помощью двоичного счетчика 42 разр дов и дешифратора 48. Импульсы КГР через элемент ИЛИ 40 блока 6 записи-считьшани  поступают на вычитающий-.вход счетчика 4 временных интервалов и его содержание уменьшаетс  на единицу после каждого сдвига с регистра сдвига 5 и выдачи на шину 13 одного разр да слова. Дл  первого кода 110 выполн етс  шесть сдвигов в регистре и вырабатываетс  в блоке 8 задани  адреса шесть импульсов ВМ (ВМ1-ВМ6), которые обеспечивают запись шести разр дов первого слова в буферный накопитель . В седьмом .такте на шине 13 по вл етс  считанньй с дефектного регистра ложный нуль. В этот момент счетчик временных интервалов устанавливаетс  в нулевое состо ние, и на его выходе по вл етс  импульс СчВИнт которьй устанавливает триггер 35 в нулевое состо ние и тем самым запрещает прохождение через элемент 38 седьмого импульса КГР (фиг. 4) на блок 8 задани  адреса. На регистр 5 сдвига подаетс  седьмой импульс СдВ ;(21), которьм обеспечивает сдвиг на один разр д5 а импульс ВМ не вырабатываетс , поэтому ложный нуль с дефектного регистра не записываетс  в буферньш накопитель. Таким образом , производитс  исключение ложных нулей и соответствующее сжатие кодов . Положительный потенциал с нулевого плеча триггера 35 разрешает прохождение через элемент 37 импульса ГИ, которьм на единицу увеличивает код счетчика 1 адреса и считывает с блока 3 посто нной пам ти новый ко интервала. После этого перезапись кодов из регистра 5 сдвига в буферный накопитель повтор етс . Второе восьмиразр дное слово принимаетс  в регистр 5 сдвига по второму импульсу СИ и преобразовываетс  предлагаемым способом в параллельный код, а затем записьгоаетс  з буферньгл накопитель . С четвертого адреса блока посто нной пак ти считываетс  код импульса , равный и . и с признаком , равным нулю. Это означает, что в считанном с доменной пам ти слове имеетс  группа (три) ложных нулей, которые необходимо исключить при записи слова в буферный накопитель. Так как признак кода интервала равен нулю, то отрицательный потенциал с единичного плеча триггера 36 запрещает прохождение импульсов КГР через схему И 38 на блок задани  адреса. Поэтому импульсы ВМ не вьфабатываютс  изапись в буферный накопитель разр дов числа не производитс  (фиг.4 и 5). В это врем  импульсы ГИ2 через элемент И 39 и элемент ИЛИ 40 поступают на вычитакнций вход счетчика временных интервалов, уменьша  содержание его кода на единицу после каждого сдвига кода в регистре 5 сдвига. После трех сдвигов счетчик врехченных интервалов обнулйетс  и на его выходе по вл етс  импульс СиВИнт, который устанавливает в нулевое состо ние триггер 35, разрешающий прохождение через элемент И 38 импульса ГИ1, который увеличивает на единицу код двоичного счетчика 1 адреса и считывает с блока посто нной пам ти следующий код временного интервала. Работа устройства в дальнейшем аналогично повтор етс  д тех пор, пока с доменной пам ти не будет считана заданна  страница. Ко личество слов, записываемых в буферный . накопитель, запоминаетс  первым двоичным счетчиком 43 адреса. Вьщача информации с буферного на копител  производитс  синхронно со считыванием информации с доменной . пам ти. После записи в буферный накопитель первых двух считанных слбв импульс НАЧАПО ВЫДАЧИ (НВ) устанав ливает в нулевое положение триггер 45,, который запрещает формирование поразр дных импульсов ВМ и разрешает подачу импульсов ГИ2 на вход элемен та 51 и вход второго двоичного счет чика 44 адреса дл  формировани  импульсов ВМ и кода адреса, которые обеспечивают параллельную выдачу восьмиразр дных слов с буферного на копител . В этом случае импульсы ВМ подаютс  параллельно на восемь разр дов буферного накопител  и обеспечивают выдачу двух восьмиразр дных слов в ЦВМ. С временной диаграммы (фиг. 5) ридно, что вьщача информации с буферного накопител  производитс  в калодом дес тимикросекундном цикле считьтани  по дев тому и дес тому импульсу ГИ2, После этого триггер 45 устанавливаетс  в единичное состо ние и снова продолжаетс  считывание информации с доменной пам ти и запись ее в буферный накопитель. Узел 46 сравнени  предохран ет выдачу неполного слова. Выдача информации с буферного накопител  прекращаетс , когда код первого двоичного счетчика 43 адреса совпадает с кодом второго двоичного счетчика 44 адреса . В принципе возможно выдачу информации производить различными масси .вами в зависимости от требований конкретной системы. Формула изобретени  Устройство управлени  буферным накопителем дл  доменной пам ти, содержащее счетчик адреса, выход которого соединен с входом блока посто нной пам ти, счетчик временных интервалов , блок синхронизации, блок заданного адреса, регистр сдвига, соответствующие вход и выход которого  вл ютс  первыми входом и выходом устройства, отличающеес  тем, что, с целью повышени  быстродействи , оно содержит мультиплексор , элемент ИЛИ, блок записи-считывани , первый вход которого подключен к п тому выходу блока синхронизации , второй вход - к шестому выходу блока синхронизации и третьему входу блока задани  адреса, третий вход - к выходу временных интервалов, четвертый вход - к четвертому выходу блока посто нной пам ти , первый выход - к входам счетчкка временных интервалов, блока посто нной пам ти, счетчика адреса, вто-рой выход - к четвертому входу блока задани  адреса, третий выход - к п тому входу счетчика временных интервалов , второй, третий и четвертый входы счетчика временньгк интервалов подключены соответственно к nepBOMyj второму и третьему выходам блока пос71

   то нной пам ти, первьй вход элемента ИЛИ подключен к первому выходу регистра сдвига, второй вхрд элемента ИЛИ - к первому входу мультиплексора и  вл етс  вторым входом устройства, а выход  вл етс  вторым выходом устройства , второй вход мультиплексора подключен к второму выходу блока задани  адреса, а, выход - к первому входу регистра сдвига, первый вход блока синхронизации  вл етс  треть24

   2 7 5368

   им входом устройства, .второй вход подключен к первому выходу блока задани  адреса, первый и второй выходы к третьему и четвертому входам регистра сдвига, Третий и чет5 вертый выходы - к первому и втотому входам блока задани  адреса, третий и четвертый выходы блока задани  адреса  вл ютс  третьим

   10 и четвертым выходами устройства .

   Фиг.З

   aгlnJlJггLГlЛJПJl )

   . 3{/ff9l П

   M вМ П n 1 TrJ6q j (зг) Cffl20) П сдв121} JШJ J JlПJlГlл ППП П П П П 8М1(П) // //7;П 6MS(17)П . 4/y;yП

   8M5I17} П

   BM6I17)П

   вМ7{17)П вМ81п) , .. HC4fZ3) и

   . ct i/n7&/Sa i/ji f3a/ i/ct/) tf оф отлг/ 2 г 1 r U и П luuijnjiJTJLn П ППП П П П

   г 1(2 гIlлЛJгпJIЛJlJlJ Jгjl

   ги2(г5 JlJIJlJljmiJlJlJlJlJlJl

   QSp3y(f9}