SU1374279A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в качестве буферного запоминающего устройства в системах сбора и регистрации информации как по лини м стандартного интерфейса.

Description

(Л

так и по телеграфным лини м св зи. Целью изобретени   вл етс  расширение области применени  устройства за счет обеспечени  возможности записи массивов информации в безрегистровых и многорегистровых кодах. Устройство содержит два блока I и 15 пам ти, триггеры 4,5,9,17 и 20, счетчики 7 и 21, дешифратор 13, формирователи 2,6,16 и 22, преобразователь I1 семиэлементного кода символа в п тиэлементный, регистры 8 и 12 данных, регистр 10 признаков, блок 14 сравнени , распределитель 27 импульсов , элементы И 25 и 26, элементы 3 и 1 9 задержки и элементы ИЛИ 23 и 24. В блок 15 пам ти записываетс  информаци  в семиэлементном коде сим

74279

волов, котора  при считывании из блока 15 преобразуетс  с помощью преобразовател  11 и записываетс  в блок 1 пам ти в п тизлементном коде сим-, волов. В процессе преобразовани  формируютс  регистровые признаки (русский , латинский или цифра), которые содержатс  в регистре 10 признаков и записываютс  вместе с кодом символа в блок I пам ти, с выходов которого информаци  считываетс . Формируемые преобразователем 11 сигналы Регистр и Символ, а также сигналы с выходов распределител  27 импульсов управл ют циклами чтени  из блока 15 и записи в блок 1. Конец преобразовани  кода символа фиксируетс  дешифратором 13. 4 ил.

1

Изобретение относитс  к вычислительной технике и может быть использовано Б качестве буферного запоминающего устройства в системах сбора и регистрации информации как по лини м стандартного интерфейса, так и по телеграфным лини м св зи.

Цепью изобретени   вл етс  расширение области применени  устройства путем обеспечени  возможности записи массивов информации в безрегистровых и многорегистровых кодах.

На фиг.1 представлена функциональна  схема предлагаемого устройства; на фиг.2 - 4 - функциональные схемы соответственно распределител  импульсов , блока пам ти регистровых признаков и блока сравнени .

Устройство содержит (фиг.1) блок I пам ти, первый формирователь 2 импульсов , первый элемент 3 задержки, первый 4 и второй 5 триггеры, второй формирователь 6 импульсов, первый счетчик 7, первый регистр 8 данных, третий триггер 9, регистр 10 признаков , преобразователь II семиэлементного кода символа в п тиэлементный, второй регистр 12 данных, дешифратор 13, блок 14 сравнени , втЬрой блок 15 пам ти, третий формирователь 16 импульсов, четвертый триггер 17, первый элемент ИЛИ 18, второй элемент

19 задержки, п тый триггер 20, второй счетчик 21, четвертый формирователь 22 импульсов, второй 23 и третий 24 элементы ИЛИ, первый 25 и второй 26 элементы И и распределитель 27 импульсов.

Распределитель 27 импульсов (фиг.2) содержит генератор 28 импульсов , триггер 29, элемент ИЛИ 30,

счетчик 31, дешифратор 32, мажоритарный элемент 33. Регистр 10 признаков (фиг.З) содержит элементы ИЛИ 34 и триггеры 35. Блок 14 сравнени  (фиг.4) содержит элементы И 36 и

ИЛИ 37.

Преобразователь I семиэлементного кода в п тиэлементньш может быть выполнен на базе посто нного запоминающего устройства.

На фиг.1 обозначены выходы 38

(Регистр) и 39 (Символ) управл ющих сигналов и выходы 40-42 регистровых признаков Русский алфавит, Латинский алфавит и Цифра преобразовател  11, информационные выходы 43 и входы 44, вход 45 записи, вход 46 конца записи, вход 47 разрешени  записи и вход 48 чтени  устройства. Устройство работает следующим образом .

В исходном состо нии обнулены триггеры 4,5,9,10,20,29 и 35, регистры 8 и 12, счетчики 7,21 и 31 (фиг.1 и 2), блоки 1 и 15. Устройство работает в трех режимах: в режиме записи информации семиэлементным кодом в блок 15; в режиме чтени  информации из блока 15 с преобразованием ее в п тиэлементный код с признаком (Русский, Латинский или Цифра) и записью ее в блок 1; в режиме считывани  информации из блока 1. Режим записи информации в блок 15 задаетс  импульсным сигналом, который подаетс  на вход 45 триггера 20 и устанавливает его в единичное состо ние. Кроме того, этот сигнал через элемент ИЛИ 23 обнул ет счетчики 7 и 21. Байты информации в се- миэлементных кодах подаютс  на входы 44 блока 15, импульсы сопровождени  через вход 47 элемента ИЛИ 18 периодически устанавливают триггер 17 в единичное состо ние. По переднему фронту сигнала с выхода триггера I7 формирователь 22 формирует импульс записи информации в блок 15 по адресу , задаваемому счетчиком 21. Кроме того, этот импульс через элемент 19 задержки, врем  которого определ етс  длительностью цикла записи - чтени , обнул ет триггер 17. По заднему фронту сигнала с выхода триггера 17 формирователь 22 формирует импульс,, увеличивающий содержимое адресного счетчика 21 на единицу. Таким образом , производитс  запись массива данных в семиэлементных кодах в блок 15 (дл  очищени  блока 15 в него заранее записываютс  коды символа Пробел по всем адресам). По окончании записи массива данных на вход 46 поступает импульсный сигнал Конец записи , которьй устанавливает триггер

20в нулевое состо ние, соответствующее режиму чтени  из блока 15, через элемент ИЛИ 23 обнул ет счетчики 7 и

21и устанавливает в единичное состо ние , соответствующее режиму записи информации в блок 1, триггеры 5.

и 29 в распределителе 27 (фиг.2). При этом снимаетс  через элемент ИЛИ 30 сигнал сбора с входа Счетчика 31 и подаетс  сигнал разрешени  счета на вход счетчика 31, на тактовый вход которого подаютс  импульсы с выхода генератора 28. Счетчик 31 начинает счет, его состо ни  последовательно декодируютс  дешифратором 32, на четырех выходах которого формиру0

5

0

5

0

;

0

5

0

5

ютс  управл ющие сигналы. Сигнал с первого выхода дешифратора 32 обнул ет регистр 8 и через элемент И 25, подготовленный к открыванию сигналом с инверсного выхода триггера 9, обнул ет регистр 12. Сигнал с второго выхода дешифратора 32 через элемент И 26, подготовленный к открыванию сигналом с инверсного выхода триггера 9, через элемент ИЛИ 18 устанавливает триггер 17 в единичное состо ние . При этом вьтолн етс  указанный цикл обращени  к блоку 15, в процессе которого считываетс  байт одного символа, который записываетс  в регистр 12. С выходов регистра 12 код символа подаетс  на входы старших разр дов адреса преобразовател  11 и входы дешифратора 13, который анализирует код символа по значени м его шестого и седьмого разр дов, определ ющих регистровую при адлеж- ность символа (Русский, Латинский , Цифра) и формирует на одном из своих выходов соответствующий сигнал , который поступает на один из входов блока 14. Блок 14 сравнивает регистровые признаки предыдущего и последующего символов. Регистровые признаки предыдущих символов запоминаютс  в регистре 10 и подаютс  на другие входы блока 14. Перед записью первого символа триггеры 35 в блоке IО наход тс  в нулевом состо нии . К моменту окончани  анализа регистровых признаков и выработке результата сравнени  предьщущего и последующего символов на третьем выходе дешифратора 32 формируетс  сигнал управлени  преобразователем 1I. При этом дл  каждого безрегистрового се- миэлементного символа в преобразователе 11 записаны два п тиэлементных кода: код регистрового признака (Русский, Латинский, Цифра) и код символа с соответствующими управл ющими сигналами. Выборка п тиэле- ментного кода символа или кода регистрового признака производитс  по адресу, значени  старших разр дов которого задаютс  кодом символа, считываемого из блока 15, а младший разр д формируетс  блоком 14. При нулевом значении младшего разр да адреса из - преобразовател  II считываетс  соответствующий код регистрового признака Русский (выход 40),Латинский ( выход 41), Цифра (выход 42) и Регистр (выход 38) при его единичном значении - код символа с управл кхдим сигналом Символ на выход 39. Это св зано с тем, что в массиве информации , представленном в многорегистровых кодах, перед отдельными разнрре- гистровыми символами или перед группой однорегистровых символов выдаютс  коды соответствующих им регистровых признаков. Таким образом, дл  первого символа, считанного из блока 15, на адресном входе преобразовател  11 установлен адрес считывани  кода регистрового признака. Импульс с третьего выхода дешифратора 32 распределител  27 считывает этот код с выходов преобразовател  11 и записывает его в регистр 8. Одновременно считываютс  с выхода 38 сигнал Регистр , который устанавливает триггер 9 в единичное состо ние, и соответствующий из сигналов Русский, Латинский, Цифра, который устанавливает в единичное состо ние соот- 25 При этом на адресных входах

ветствующий триггер 35 в блоке 10 (фиг.З), обнул   через элементы ИЛИ 34 два других триггера 35, после чего триггер 9 закрьшает элементы И 25 и 26. В блоке 10 фиксируетс  регистровый признак предыдущего символа , который подаетс  на блок 14 дл  сравнени  с регистровым признаком следующего символа. Импульс с четвертого выхода дешифратора 32 распределител  27 через элемент ИЛИ 24 устанавливает в единичное состо ние триггер 4, и вьтолн етс  цикл записи кода регистрового признака в блок 1. При этом элементы 4,2,3,6 и 7 работают аналогично элементам 17,16,19,22 и 21, работа которых описана выше. После выдачи управл ющего сигнала на вход элемента И 24 распределитель 27

50

обнул етс  сигналом, который формиру- АС ла без кода регистрового признака, етс  на п том выходе дешифратора 32 Если регистровые признаки не совпа- и поступает на вход мажоритарного элемента 33, который формирует выходной сигнал при совпадении сигнала с п того выхода дешифратора 32 и импульса генератора 28. Обратна  св зь с выхода элемента 33 на его третий вход обеспечивает полное прохождение через элемент 33 импульса без его срезани  при сбросе сигнала с п того выхода дешифратора 32. Импульс с выхода элемента 33 через элемент ИЛИ 30 обнул ет счетчик ЗГ и дешифратор 32, и цикл перезаписи одного байта

дают, то обработка одного символа, считанного из блоке. 15, производитс  в двух циклах: в первом цикле из преобразовател  11 считьшаетс  код регистрового признака, а затем в слу дующем цикле - код символа. Таким об разом, в блоке 1 формируетс  эквивалентный массив информации в п тиэле- ментных кодах символов. После считы- 5 вани  из блока 15 символа Конец мас сива, который декодируетс  дешифратором 13, на четвертом выходе дешифратора 13 формируетс  сигнал, котоинформации из блока 15 в блок 1 заканчиваетс . По окончании импульса сброса счетчик 31 снова включаетс  и указанный цикл работы распределител  27 повтор етс . В следующем цикле элементы И 25 И 26 закрыты, обнуление регистра 12 и чтение следующего байта из блока 15 не происходит. Это

св зано с тем, что дл  первого символа в первом цикле был сформирован его регистровый признак. В следующем цикле формируетс  непосредственно код символа. В регистре 12 записан

код символа, считанный из блока 15 в предьщущем цикле, на первые входы блока 14 поступает с выхода дешифратора 13 тот же регистровый признак, что и в предьщущем цикле. Б блоке 10

установлен этот же регистровый признак предьщущего символа, который подаетс  на входы блока 14. Блок 14 вьщает сигнал совпадени  на адресный вход младшего разр да преобразовате0

5

0

преобразовател  11 в данном цикле установлен адрес считывани  символа. Дальнейша  работа устройства аналогично определ етс  работой распределител  27. При считывании кода символа из преобразовател  11 параллельно считываетс  сигнал Символ, кото- рьй обнул ет триггер 9, снова подготавлива  к открыванию элементы И 25 и 26. В следующем цикле работы устройства из блока 15 считываетс  байт следующего символа и т.д. Если регистровый признак следующего символа, определ емый дешифратором 13, совпадает с регистровым признаком предыдущего символа, записанного в блоке 10 на одном из триггеров 35, блок 14 выдает сигнал совпадени , и из преобразовател  11 считываетс  код симво

ла без кода регистрового признака, Если регистровые признаки не совпа-

дают, то обработка одного символа, считанного из блоке. 15, производитс  в двух циклах: в первом цикле из преобразовател  11 считьшаетс  код регистрового признака, а затем в слу- дующем цикле - код символа. Таким образом , в блоке 1 формируетс  эквивалентный массив информации в п тиэле- ментных кодах символов. После считы- вани  из блока 15 символа Конец массива , который декодируетс  дешифратором 13, на четвертом выходе дешифратора 13 формируетс  сигнал, кото10

1374279

9 распределиего , и обнул ива  режим считьшани  регистровых ко  импульсы чтеэтом периодигер 4 и элеменоторых описана 1 коды регистолов выдаютс 

лагаемое устормирование семиэлементных иэлементных ах, что позвос его выходов ва как по липо телеграфрасшир ет об

15

20

по бл мо по му ма да вх да се эл вх бл ро тр бл . ре со пр ме ны вы че го да ус пе со И, кл но к ра И, ди до вы тр по чт го пе вы та мо да ро . фо вх вх па фо ре ды но ве вы вх

Claims (1)

1. Формула изобретени  25

   Буферное запоминающее устройство, содержащее первый и второй блоки пам ти , с первого по п тый триггеры, .первый и второй счетчики, дешифратор первый и второй элементы И, первый формирователь импульсов, первый и второй элементы задержки, отличающеес  тем, что, с целью расширени  области применени  устройства путем обеспечени  возможности записи массивов информации в безрегистровых и многорегистровых кодах в него введены преобразователь семи- элементного кода символа в п тиэле- ментный, регистр признаков, первый и второй регистры данных, блок сравнени , с второго по четвертый формирователи импульсов, распределитель импульсов и с первого по третий элементы ИЛИ, причем выход первого элемента ИЛИ соединен с входом установки в 1 четвертого триггера, пр мой выход которого подключен к входам запуска третьего и четвертого формирователей импульсов, выход первого формировател  импульсов соединен с входом записи-чтени  второго блока пам ти и входом второго элемента задержки , выход которого подключен к входу установки в О четвертого триггера, выход четвертого формировател  импульсов соединен со счетным входом второго счетчика, выходы которого

   5

   0

   0

   5

   0

   5

   5

   0

   5

   подключены к адресным входам второго блока пам ти, вход управлени  режимом записи-чтени  и выходы которого подключень соответственно к инверсному выходу п того триггера и к информационным входам второго регистра данных, выходы которого соединены с входами дешифратора и старшими разр дами адресных входов преобразовател  семиэлементного кода символа в п ти- элементный, младший разр д адресных входов которого подключен к выходу блока сравнени , одни из входов которого соединены с выходами первого по третий дешифраторов, другие входы блока сравнени  подключены к выходам .регистра признаков, входы которого соединены с выходами регистровых признаков преобразовател  семиэлементного кода символа в п тиэлёмент- ный, выходы управл ющих сигналов и выходы кода символа которого подключены соответственно к входам третьего триггера и к информационным входам первого регистра данных, вход установки в О которого соединен с первым выходом распределител  импульсов и первым входом первого элемента И, выход и второй вход которого подключены соответственно к установки в О второго регистра данных, к инверсному выходу третьего триггера и первому входу второго элемента И, выход и второй вход которого сое динены соответственно с первьт входом первого элемента ИЛИ и с вторым выходом распределител  импульсов, третий и четвертый выходы которого подключены соответственно к входу чтени  преобразовател  семиэлементного кода символа в п тиэлементный и к первому входу третьего элемента Ш1И, выход которого соединен с входом установки в 1 первого триггера, пр мой выход которого подключен к входам запуска первого и второго формирователей импульсов,tвыход первого .формировател  импульсов соединен с входом первого элемента задержки и входом записи-чтени  первого блока пам ти информационных символов, информационные входы, вход управлени  режимом записиг-чтени  и адресные входы которого подключены соответственно к выходам первого регистра, к инверсному выходу второго триггера и к, выходам первого счетчика, счетный вход которого соединен с выходом вто913

   рого формировател  импульсов, выход первого элемента задержки подключен к входу установки в О первого триггера , входы установки в О первого и второго счетчиков соединены с выходом второго элемента И.ПИ, первый вход которого и вход установки в 1 п того триггера объединены и  вл ютс  входом записи устройства, четвертый выход дешифратора подключен к входам установки в О второго триггера и распределител  импульсов, вход запуска которого, вход установки в I

   У

   10

   второго триггера, второй вход второго элемента ИЛИ и вход установки в О п того триггера объединены и  вл ютс  входом кднца записи устройства , входом разрешени  записи которого  вл етс  второй вход первого элемента ИЛИ, а входом разрешени  чтени  - второй вход третьего элемента ИЛИ, информационными выходами и входами устройства  вл ютс  соответственно выходы первого и информационные входы второго блоков пам ти .

   q3ue.Z

   фи.З

   фие.