SU1265860A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок. Целью изобретени   вл етс  повьппение быстродействи  устройства. Устройство содержит накопитель,входной и выходной регистры, два коммутатора , два триггера, блок форми ровани  признака четности, блок контрол  достоверности информации, блок сравнени , блок управлени , блок вывода данных, группу элементов И и два элемента И. Повышение быстродействи  достигаетс  за счет применени  одного из двух видов кодировани : без занесени  признака четности в контрольный разр д входного регистра и с записью признака четности в контрольный разр д. При первом способе запись производитс  за несколько тактов, а считывание - за один такт, при втором способе - запись данных за один такт, считывание при отсутствии ошибок за один такт, при наличии ошибки за три такта. Один из этих двух видов кодировани  информации примен етс  в зависимости от направлени  передачи данных, в результате передача данных вьтолн етс  за один такт при считывании и записи. 3 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам.

Целью изобретени   вл етс  повышение быстродействи  устройства.

На фиг. 1 представлена функциональна  схема предлагаемого устройства , на фиг. 2 и 3 - функциональные схемы наиболее предпочтительных вариантов выполнени  блока управлени  и блока вывода данных.

Устройство содержит (фиг. 1) накопитель 1, входной 2 и выходной 3 регистры, первый 4 и второй 5 коммутаторы , первый 6 и второй 7 триггеры , блок 8 формировани  признака четности, блок 9 контрол  достоверности информации, блок 10 сравнени , первый 11 и второй 12 элементы И, группу элементов И 13, блок 14 управлени  и блок 15 вывода данных, адресные 16 входы, информационные входы 17 и выходы 1В, управл ющие входы 19 и 20 устройства, входы 2123 и выходы 24-31 с первого по восьмой блока 14 управлени .

Клок 14 управлени  (фиг. 2) содержит элементы ИЛИ 32-37, элементы И 38-44, элементы 45-52 задержки.

Блок 15 вывода данных (фиг. 3) содержит элементы И 53-56, элементы ИЛИ 57 и 58, группы элементов И 59 и 60, группу элементов ИЛИ 61.

Предлагаемое устройство работает следующим образом.

Запись и считьшание данных можно

производить с помощью двух СПСсобов кодировани , отличающихс  тем, что при первом способе запись производитс  за несколько тактов, а считывание за один, а при втором способе кодировани  данные записьгоаютс  за один такт, а считьюаютс  за несколько тактов. Способ кодировани  определ етс  пол рностью сигнала на входе 19. .

При первом способе кодировани  единичным сигналом на пр мом входе 19 триггер 6 устанавливаетс  в единичное состо ние. Двоичное кодовое слово под воздействием сигнала с выхода 28 блока 14 передаетс  через коммутатор 5 в регистр 2, Признак четности при первом способе кодировани  через элемент И 11 в контроль,ньй разр д регистра 2 не передаетс . Под воздействием сигнала с выхода 24 блока 14 пр мой код слова, код нул  в контрольном разр де и код единицы с выхода триггера 6 через первый коммутатор передаютс  в накопитель 1 дл  записи в  чейку по адресу , поступившему на входы 16. Затем осуществл етс  контрольное .считывание содержимого этой  чейки и по сигналу с выхода 25 - передача через элементы И 13 кода слова в регистр

3 и кода единицы в триггер 7.

В блоке 10 производитс  сравнение кодов записанного и считанного слов. Если они не совпадают, на вход 23 блока 14 будет сформирован сигнал , по которому через коммутатор 4

в накопитель 1 поступит дл  записи инверсный код слова с регистра 2, причем в контрольном разр де будет код единицы, что подчеркивает инверсную запись слова, а в дополнительном разр де по-прежнему будет код единицы, указьшающий на способ кодировани . При считывании слова, записанного первым способом, по

сигналу на входе 20 блок 14 формирует сигнал на выходе 25, считанный Код принимаетс  в регистр 3, а в триггер 7 заноситс  код единицы.Затем по сигналу на выходе 26 блока 15 .

выдает на выходы 18 устройства код слова с пр мых информационных выхо-i дов регистра 3, если в контрольном разр де нуль, или с инверсных - если в контрольном разр де единица.

Следовательно, запись информации при первом способе кодировани  производитс  за три такта; запись, контрольное чтение, восстановление (запись инверсного кода при ошибке)j а

чтение - за один такт.

Claims (3)

1. При втором способе кодировани  единичный сигнал на инверсном входе 19 устанавливает триггер 6 в нулевое состо ние. Двоичное кодовое слово под воздействием сигнала с выхода 28 блока 14 передаетс  через коммутатор 5 в регистр
2. 2. При этом в контрольный разр д регистра 2 через элемент И 11 заноситс  признак четности , сформированный блоком 8, Кодова  комбинаци  с пр мых выходов регистра 2 и код нул  с выхода триггера 6 записьгеаютс  в накопитель 1 по соответствующему адресу. При считывании слова, записанного вторым способом, по сигналу на входе 20 блок 14 формирует сигнал на выходе 25, считанный код поступает в регистр 3, а в тригrep 7 - код нул . Код слова и признак четности с пр мых выходов регистра 3 поступают в блок 9, в-котором код слова контролируетс  на четность и результат сравниваетс  с поступившим признаком четности. При совпадении сформированного и прин того признака четности сигнал ошибки не формируетс  Тогда блок 14 вырабатывает единичный сигнал на, вых де 26, по которому блок 15 выдает на выходы 18 код слова с пр мых выходов регистра 3, При несовпадении фор . мируетс  сигнал ошибки, которьй через элемент И 12 поступает на вход 22 блока 14, а на его выходе 29 формируетс  единичный сигнал. Этот сигнал обеспечивает передачу инверсного кода слова с регистра 3 через ком мутатор 5 в регистр 2 и блок 8, По сигналу с быхода 24 блока 14 нова  кодова  комбинаци  с пр мых выходов регистра 2 и код нул  и выхода триггера 6 записываетс  в накопитель 1 по тому же адресу. Затем производитс  считывание и прием кода в регистр 3 и триггер 7. Если ошибка одного разр да систематическа S то после повторного считывани  блок 9 подтвер дит сигнал ошибки, на выходе 30 блока 14 будет выработан сигнал, по которому блок 15 выдаст на выходе 18 код слова с инверсных выходов регист ра
3. 3. Если же ошибка была случайна  то после повторного считьтани  блок 9 не вырабатывает единичный сигнал и блок 14 выдаст на выход 31 сигнал Сбой, а на выходах 26 и 30 будут сигналы нулевые, следовательно, код слова на выходы 18 не поступит, Таким образом, запись информации при втором способе кодировани  производитс  за один такт, чтение приотсутствии ошибок - за один такт, а при наличии ошибки - за три такта (чтение, запись инверсного кода, чтение). Формула изобретени  Запоминающее устройство с самоконтролем , содержащее накопитель, первый коммутатор, группу элементов И, выходной регистр, блок контрол  достоверности информации, блок, управ лени  и блок вывода данных, выходы которого  вл ютс  информационными выходами устройства, причем информационные входы накопител  соединены С- выходами первого коммутатора , первый управл юш11Й вход которого подключен к первому выходу блока управлейи , второй выход которого соединен с первыми входами элементов И группы, вторые входы которых подключены к информационным выходам накопител , пр мые информационные выходы выходного регистра соединены с входами блока контрол  достоверности информации и одними из . входов блока вывода данных, первый yпpaвл юшJ й вход которого подключен к третьему выходу блока управлени , отличающеес  тем, что, с целью .повьшени  быстродействи , в него введены блок формировани  при- . знака четности, второй коммутатор, входной регистр, триггеры, блок сравнени  и элементы И, причем; первый вход блока управлени   вл етс  первым управл ющим входом устройства , одни из входов второго коммутатора  вл ютс  информационными входами устройства, а выходы соединены с входами входного регистра и блока формировани  признака четности, выг. ход которого подключен к первому входу первого элемента И, второй вход которого соединен с инверсным выходом первого триггера, а выход с контрольным входом входного регистра , пр мые выходы которого подключены к одним из входов первого коммутатора и блока сравнени , другие входы которого соединены с пр мьми информационными выходами выходного регистра, пр мой выход первого триггера подключен к второму управл ющему входу первого коммутатора и второму входу блока управлени , четвертый выход которого соединен с третьим управл ющим входом первого коммутатора, другие входы которого подключены к инверсным выходам входного регистра, вход второго триггера соединен с выходом одного из элементов. И группы, а инверсный выход - с первым входом второго элемента И, второй вход которого подключен к выходу блока контрол  достоверности информации, а выход - к третьему входу блока управлени , четвертый вход которого соединен с выходом блока сравнени , п тый и шестой выходы блока управлени  подключены к управл ющим входам второго коммутатора, другие ,t которого соединены с инверсными информацион ными выходами выходного регистра и другими входами блока вывода данных, второй управл юпщй вход Которого подключен к седьмому выходу блока управлени , выходы других элементов И группы соединены с входами выходного регистра, пр мой и инверсный контрольные выходы которого подключены соответственно к третьему управл ющему входу блока вывода данных и контрольному входу блока контрол  достоверности инфор2658606

   мации и к четвертому управл ющему

   входу.блока вывода данных, п тый и шестой управл ющие входы которого соединены с пр мым и инверсным выс ходами блока вывода данных, п тый и шестой управл ющие входы которого соединены с пр мым и инверсным выходами второго триггера, входы первого триггера ип тый и шестой вхрtO ды блока управлени   вл ютс  другими управл ющи входами устройства, контрольным выходом которого  вл етс  восьмой выход блока управлени .

   18

   Фиг.1