SU1501173A1 - Устройство дл коррекции ошибок внешней пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  коррекции ошибок во внешних запоминающих устройствах с последовательным доступом. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет обеспечени  кодировани  информации при записи. Устройство содержит блок обнаружени  ошибок, блок пам ти, блок хранени  адресов ошибок, блок хранени  пакетов ошибок, счетчик, адресный блок, формирователь сигнала обращени , блок коррекции, шинный формирователь, блок сравнени , первый, второй и третий коммутаторы, первый и второй сдвиговые регистры и элемент ИЛИ. Устройство работает в двух режимах: кодировани  и декодировани  информации, причем в обоих режимах используетс  один блок обнаружени  ошибок, на информационный вход которого подаетс  либо информаци  с последовательно информационного входа (считывание, либо преобразованна  информаци  с параллельных информационных входов (запись) устройства. 9 ил.

Description

СП

о

Изобретение относитс  к вычислительной технике и может быть использовано дл  коррекции ошибок во внешних запоминаюнщх устройствах с последовательным доступом.

Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  кодиг ровани  информации при записи.

На фиг.1 представлена структурна  схема устройства; на фиг.2 - .схема блока обнаружени  ошибок; на фиг.З - схема адресного блока; на фиг.4 - схема блока обращени ; на

фиг.5 - схема, преобразовател  кода;- на фиг.6 - схема блока синхронизации; на фиг.7 - схема формировател  типа ошибки; на фиг.8 - пример выполнени  второго сдвигового регистра , на фиг.9 - пример вьтолнени  блока сравнени .

Устройство дл  коррекции ошибок внешней пам ти (фиг.1) содержит блок 1 обнаружени  ошибок, блок 2 пам ти, блок 3 хранени  адресов ошибок, блок 4 хранени  пакетов ошибок, счетчик 5, адресный блок 6, формирователь 7 сигнала обращени , блок 8 коррекции.

vj

оо

шинньй формирователь 9, блок 10 сравнени , первый 11, второй 12 и третий 13 кoм fyтaтopы, первьй 14 и второй 15 сдвиговые регистры, элемент ИЛИ 16, информационные вход 17 и выход 18, входы первой синхронизации 19, начальной установки 20, обращени  21, записи считывани  22, второй синхронизации 23 и режима 24, информацион- ные входы-выходы 25, адресные входы 26j вькоды признаков ошибки 27, некорректируемой ошибки 28 и фиксации ошибки 29.

На фиг,1 показан также пример pea- лизации блока запуска 30j которьй содержит генератор импульсов 31, элемент И 32 и триггер 33.

Блок обнаружени  ошибок (фиг, 2) содержит преобразователь кода 34, блок синхронизации 35, формирователь 36 типа-ошибки, схему 37 сравнени , счетчик 38, умножитель 39, регистр 40 данных, дешифратор 41,

Адресньй блок (фиг, 3) содержит счетчик 42, коммутатор 43, элемент И 44,

Формирователь сигнала обращени  (фиг,4) ср;цержит коммутатор 45, элементы И 46, 47, ИЛИ-НЕ 48, ИЛИ 49, инверторы, 50, 51, формирователь 52 импульсов, который необходимо включить на вькод коммутатора 45, если поступает стандартньй сигнал к вхо- 21, элемент задержки 53,

Преобразователь кода 34 (фиг,5) содержит сумматоры 54-58 по модулю два, триггеры 59-75, элемент И-ИЛИ 76, инверторы 77, 78, коммутатор 79, В качестве примера представлена структура преобразовател  кода, реализующего кодирование и декодирование информации на основе кода Файра, задаваемого полиномом Р(х) (х + 1)(х ). Этот код позвсш ет обнаруживать 4-разр дные .пакеты ошибок, Дпи- на кода п 341 бит, количество про- верочньсх разр дов 16, Количество триггеров соответствует числу проверочных разр дов,- Сумматоры 54-58 расположены после тех триггеров, которые соответствуют ненулевым степен м X в полиноме. Перва , втора  и четверта  части преобразовате- л  кода выполн ют функции индикатора ошибки, треть  - триггеры 66-69 - предназначена дл  хранени  пакета ошибки после его обнаружени ,

0

5

0 5

О

0

Блок синхронизации 35 (фиг, 6) содержит счетчик 80, дешифратор 81, элементы И 82, 83, инвертор 84, элемент ИЛИ 85,

Формирователь типа ошибки 36 (фиг.7) содержит элемент ИЛИ-НЕ 86, блок элементов ИЛИ 87, инвертор 88, элементы И 89, 90, триггеры 91, 92,

Второй сдвиговьй регистр 15 (фиг,8) содержит элемент ИЛИ 93 и регистр 94,

Блок 10 сравнени  (фиг,9) содержит элемент И 95 и элементы 96-97 сравнени .

Устройство работает в двух .режимах .

Режим кодировани  блока информации . Перед началом работы по входу 20 производитс  обнуление блоков 5, 6,1.

1оэтап. Прием информации в блок 2 пам ти. На вход 24 подаетс  управл ю шзий сигнал, позвол ющий информации по входам-выходам 25 через шинный :- формирователь 9 и коммутатор 12 поступать на информационные входы блока 2 пам ти. На вход .22 подают сигнал управлени  записью в блок 2 пам ти. Затем, последовательно подава  коды адресов по входам 26 и синхронно

с ними коды чисел по входам 25 .и сигнал обращени  по входу 21, запи- сьюают блок информации в блок 2 пам ти ,.

2этап. Кодирование информации с помощью блока 1, На входе 22 устанавливают сигнал управление считыванием из блока пам ти 2, Блок 1 и коммутатор 13 все- тем же сигналом с входа 24 открыты дл  поступлени  информации с регистра 15, Предположим, что блок 2 пам ти хранит байтовые слова.. Подают синхросигналы на вход 19 устройства, с помощью которых производитс  сдвиг информации в регистре 15 и передача ее через коммутатор 13 на блок 1, При этом после окончани  каждого очередного восьмого импульса, поступающего по входу 19, в блоке 6 происходит изменение адреса, что позвол ет обратитьс  к блоку 2 пам ти .по следукщему адресу, а в.формирователе 7 вьфабатьшаетс  сигнал обращени  к блоку пам ти 2, что позвол ет считать очередное байтовое слово и записать его в регистр 15, Так последовательно произво;р1Тс  считьшание всего блока информации из блока 2 и прохождение его через преобразователь кода 34, вследствие

чего в нем образуютс  значени  16-ти кон трольных разр дов. После того как прин т блок информации, блок 35 син- хронизащш переключит коммутатор 79 в преобразователе 34 на вьщачу контрольных разр дов на выход 18, по которому перед этим прошли все информационные разр ды. Таким образом, на

выход устройства поступит вс  информа-ю мент ИЛИ 16 продолжает подавать синционна  последовательность в последовательном коде. Она может быть записана в то или иное внешнее ЗУ. В зависимости от быстродействи  внешнего ЗУ должна быть выбрана и частота импульсов на входе 19.

Режим декодировани  блока информации . Первоначально по входу 20 производитс  обнуление блоков 1, 5, 6.

1,этап. Прием информации в блок пам ти, обнарз жение ошибок. На вход 24 подаетс  управл ющий сигнал, от- крываюищй: коммутатор 12 на переда- .чу информации в блок 2 пам ти из регистра 14, шинньй формирователь 9 на ;Передачу информации из блока 2 пам - |ти через блок 8 коррекции на выходы 125, коммутатор 13 на передачу информации с входа 17 на вход блока 1, блок 1 на декодирование информации. На вход 22 подают сигнал управлени  записью в блок пам ти 2. На вход 17 с внешнего ЗУ в последовательном код подают информацию, сопровождаемую синхросигналами по входу 19. После каждого восьмого импульса, поступаю- .щего по входу 19, производитс  выработку сигнала обращени  к,блоку. 2 пам ти формирователем 7, и информаци  из сдвигового регистра 14 через коммутатор 12 в параллельном коде записываетс  в блок 2 пам ти. Затем в адресном блоке 6 производитс  изменение адреса на следующий и так повтор етс  до тех пор, пока весь блок информации не будет переписан в блок 2. Одновременно информаци  с входа 17 через коммутатор 13 поступает в блок .1 обнаружени  ошибок, который сигналом по входу 24 переведен в режим декодировани . При выбранном полиноме Р(х) будет прин т 341 разр д, 16 из которых контрольные. Формирователь типа ошибки 36 после приема всех 341 разр дов производит анализ содержимого триггеров 5У-74. Если- все триггеры в нуле, то на выходе триггера 92 О, что означает, что ошибки в прин той информации нет.

Если хот  бы один из триггеров 59-74 в 1, триггер 92 устанавливаетс  в 1, т.е. в прин той информации содержитс  ошибка.

Сигнал с триггера 92 содержимое триггеров 70-74 переписывает в регистр 40. Одновременно запускаетс  блок 30 запуска, который через эле0

0

хросигнапы, которые подсчитьшаютс  в счетчике 38. Это продолжаетс  до тех пор, пока схема 37 сравнени  не вьфаботает сигнал совпадени  содер- 5 жимого триггеров 59-63 и 70-74, а элемент ИЛИ 87 не зафиксирует нулевое содержимое триггеров 64 и 65 (это означает, что ошибка зафиксирована). Если это не произойдет за 11 тактов (), с дешифратора 41 по выходу 28 передаетс  сигнал некорректируемой ошибки.

Если ошибка зафиксирована, на выходе триггера 91 устанавливаетс  1. 5 По этому сигналу прекращаетс  подсчет импульсов в счетчике 38 и сдвиг информации в преобразователе кода-34. Содержимое счетчика 38 передаетс  на блок 3 хранени  адресов ошибок и определ ет номер первого ошибочного разр да. Триггеры 66-69 содержат пакет ошибки, который передаетс  к блоку 4 хранени  пакетов ошибок.

Таким образом, происходит определение ошибки и вы вление характера ошибки.

2,этап. Передача блока информации из блока пам ти 2 на выход устройства с коррекцией ошибок, если необходимо . На входе 24 устройства устанавливаетс  сигнал передачи информации из блока 2 на выходы 25. На входе 22 устройства устанавливаетс  сигнал считывани  информации из блока 2. 5 На вход 21 прдают сигналы обращени , синхронно с которыми на входы 26 подают коды адресов, чаще всего последовательно возрастающие. Указанные сигналы привод т к тому, что из блока 2 пам ти считьшаютс  байты данных и передаютс  на выход 25. При этом в случае наличи  корректируемых ошибок в блоке 10 сравнени  по адресам , содержащим ошибки, вырабатьша- ютс  сигналы сравнени  и через коммутатор 11 коды векторов ошибок передаютс  в блок 8-коррекции, где по- разр  дно происходит исправление ошибок.

5

0

0

5

ФорАула изобретени 

Устройство дл  коррекции ошибок внешней пам ти, содержащее счетчик, синхровход которого соединен с син- хровходами адресного блока, формировател  сигнала обращени  и первого сдвигового регистра, с первым входом элемента ИЛИ и  вл етс  первым входом синхронизации устройства,вход Начальной установки счетчика подключен к одноименным входам адресного блока и блока обнаружени  ошибок и  вл етс  входом начальной установки устройства, выходы адресного блока соединены с адресными входами блока пам ти, вход обращени  которого подключен к выходу формировател  сигнала обралцени , вход признака обраще- ни  которого  вл етс  одноименньм входом устройства, а вход признака записи-считывани  соединен с одноименными входами адресного блока и блока пам ти и  вл етс  входом запи- си-считывани  устройства, инфорг- мационные входы первой группы адресного блока подключены к информаци- . онным входам формировател .сигнала обращени  и к выходам счетчика, информационные входы второй группы адресного блока соединены с входами первой группы блока сравнени  и  вл ютс  адресными входами устройства, выходы блока пам ти подключены к входам первой группы блока коррекции вькоды которого  вл ютс  информационными выходами устройства, а входы второй группы соединены с выходами первого коммутатора, информационные входы первой и второй групп которого подключены соответственно к выходам блока сравнени  и блока хранени  па кетов ошибок, входы первой группы которого соединены с вьгходами пакета ошибок блока обнаружени  ошибок, а входы второй группы блока хранени  пакетов ошибок подключены к входам второй группы блока сравнени  и к выходам блока хранени  адресов ошибок, информационные входы блока хранени  адресов ошибок соединены с выходами адреса ошибки блока обнаружени  ошибок , выход признака фиксации ошиб ки которого подключен к упрай л ющим входам блока хранени  адресов ошибок и первого коммутатора вход синхронизации блока обнаружени  ошибок соединен с вьгходом элемента ИЛИ, второй вход которого  вл етс  вторым входом синхронизации устройства , выходы признаков ошибки и некорректируемой ошибки блока обнаружени  ошибок  вл ютс  одноименными выходами устройства, информационный вход первого сдвигового регистра  вл етс  информационным входом устройства , отличающеес  тем, что, с целью расширени  функциональных возможностей з.а счет обеспечени  кодировани  информации при записи , в устройство введены второй и третий коммутаторы и второй сдвиго- вьй регистр, причем информационные входы блока пам ти соединены с выходами второго коммутатора, информационные входы первой группы которого подключены к .выходам первого сдвигового регистра, информационные входы второй группы  вл ютс  информационными входами устройства, а уп- равл юп(ий вход соединен с управл ющим входом третьего коммутатора, с входами признака кодировани -декодировани  блока обнарузкени  ошибок и формировател  сигнала обращени  и  вл етс  входом режима устройства, выходы блока пам ти подключены к информационным входам второго сдвигового регистра, вход синхронизагщи, разрешени  приема и выход которого соединены соответственно с первым входом синхронизации устройства, выходом формировател  сигнала обращени  и с первым информахщонным входом третьего коммутатора, второй информационньй вход которого подключен к информационному входу устройства , а выход соединен с информационным входом блока обнаружени  ошибок , информационный выход которого  вл етс  информационным выходом устройства , вход запрета формировател  сигнала обращени  подключен к входу начальной установки устройства.

13 га

от f3

72 л гб

4

  J5,J7

am В

OSjpiUfi

ФигЛ

К 36 кt,3e,39 Фие.5

K36,31W

Claims (1)

1. Формула изобретения

   Устройство для коррекции ошибок внешней памяти, содержащее счетчик, синхровход которого соединен с синхровходами адресного блока, формирователя сигнала обращения и первого сдвигового регистра, с первым входом элемента ИЛИ и является первым входом синхронизации устройства,вход Начальной установки счетчика подключен к одноименным входам адресного блока и блока обнаружения ошибок и является входом начальной установки устройства, выходы адресного блока соединены с адресными входами блока памяти, вход обращения которого подключен к выходу формирователя сигнала обращения, вход признака обращения которого является одноименным входом устройства, а вход признака записи-считывания соединен с одноименными входами адресного блока и блока памяти и является входом записи-считывания устройства, информационные входы первой группы адресного блока подключены к информационным входам формирователя.сигнала обращения и к выходам счетчика, информационные входы второй группы адресного блока соединены с входами первой ляются выходы входам выходы онными второй первого коммутатора, информационные входы первой и второй групп которого подключены соответственно к выходам блока сравнения и блока хранения пакетов ошибок, входы первой группы которого соединены с выходами пакета ошибок блока обнаружения ошибок, а входы второй группы блока хранения пакетов ошибок подключены к входам второй группы блока сравнения и к выходам блока хранения адресов ошибок, информационные входы блока хранения адресов ошибок соединены с выходами адреса ошибки блока'обнаружения ошигруппы блока сравнения и явадресными входами устройства, блока памяти подключены к первой группы блока коррекции, которого являются информацивыхсдами устройства, а входы группы соединены с выходами к упрайхранения обнаружения бок, выход признака фиксации ошибки которого подключен ляющим входам блока j адресов ошибок и первого коммутатора, вход синхронизации блока ошибок соединен с выходом элемента ИЛЙ, второй вход которого является вторым входом синхронизации устройства, выходы признаков ошибки и некорректируемой ошибки блока обнаружения ошибок являются одноименными выходами устройства, информационный вход первого сдвигового регистра является информационным входом устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения кодирования информации при запйси, в устройство введены второй и третий коммутаторы и второй сдвиговый регистр, причем информационные входы блока памяти соединены с выходами второго коммутатора, информационные входы первой группы которого подключены к выходам первого сдвигового регистра, информационные входы второй группы являются информационными входами устройства, а управляющий вход соединен с управляющим входом третьего коммутатора, с входами признака кодирования-декодирования блока обнаружения ошибок и формирователя сигнала обращения и является входом режима устройства, выходы блока памяти формационным входам вого регистра, вход разрешения приема и , соединены соответственно с первым входом синхронизации устройства, выходов формирователя сигнала обращения и с первым информационным входом третьего коммутатора, второй ; информационный вход которого подключен к информационному входу устройства, а выход соединен с информационным входом блока обнаружения ошибок, информационный выход которого является информационным выходом устройства , вход запрета формирователя сигнала обращения подключен к входу начальной установки устройства.

   подключены к инвторого сдвигосинхронизации, выход которого к34 кЗв.

   Фиг.9