SU881749A1 - Микропрограммное устройство управлени - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано в качестве устройства управле ни  ЭВМ. Известно микропрограммное управл  ющее устройство, содержащее два запоминающих блока, регистры адресов, элементы И Cl Недостатком устройства  вл етс  низка  функциональна  надежность, Наиболее близким к изобретению по технической сущности  вл етс  микропрограммное устройство управлени , содержащее два блока пам ти, два регистра адреса, два элемента ИЛИ, два элемента И, коммутатор и R-S-триггер нулевой выход которого соединен с первым входом первого элемента И, выход первого регистра адреса соединен с первым входом первого блока пам ти, второй вход которого соединен с выходом второго элемента И, первый вход которого  вл етс  тактовым входом устройства, выход второ го регистра адреса соединен с первым входом второго блока пам ти . Однако данному устройству присуща низка  функциональна  надежность. Цель изобретени  - повышение функциональной надежности устройства . Эта цель достигаетс  тем, что в микропрограммное устройство управлени  дополнительно введены третий, четвертый и п тый элементы И, третий и четвертый элементы ИЛИ, блок контрол  и блок элементов И, выход которого соединен с первыми входами первого и второго элементов ИЛИ, выходы которых соединены со входами соответственно первого и второго регистров адреса, первый и второй выходы коммутатора соединены со вторыми входами соответственно первого и второго элементов ИЛИ, третий выход коммутатора соединен с первым входом блока элементов И, второй вход которого  вл етс  входом логических условий устройства, выходы логических условий, меток ветвлени  и адреса первого блока пам ти и нулевой выход R-S-триггера соединены с первой группой входов коммутатора, выходы логических условий, меток ветвлени  и адреса второго блока пам ти и единичный выход R-S-триггера соединены со второй группой входов коммутатора, выходы микроопераций

первого и второго блоков пам ти соединены с первыми входами соответственно третьего и четвертого элементов И, выходы которых соединены соответственно с первыми и вторыми входами третьего элемента ИЛИ, выход которого . вл етс  выходом устройстваi выход второго элемента И соединен со вторым входом второго блока пам ти и со счетным входомR-S-триггера,единичный выход которого соединен со вторым входом четвертого и входом п того элементов И, второй вход третьего элемента И соединен с нулевым выходом Я-З-триггера, выходы микроопераций , логических условий, меток ветвлени  и адреса первого блока пам ти соединены с группой входов п того элемента И, выходы микроопераций, логических условий, меток ветвлени  и адреса второго блока пам ти соединены с группой входов Первого -элемента И, выходы первого и п того элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ,выход которого соединен со входом блока контрол , выход которого соединен со вторым входом второго элемента И,

На фиг.1 представлена функциональна  схема устройства, на фиг.2 функциональна  схема одного из вариантов построени  блока контрол , основанного на применении проверки на четность.

Устройство (на фиг.1) содержит блок элементов И 1, первый 2 и второ элементы ИЛИ 3, первый регистр адрес 4, второй элемент И 5, второй регист адреса б, первый блок пам ти 7 с полем 8 микроопераций, логических условий 9, метки ветвлени  10 и адреса следующей микрокоманды 11,Я-3-триггер 12, второй блок пам ти 13 с поле 14 адреса следующей микрокоманды, метки ветвлени  15, логических условий 16 и полей 17 микроопераций, п тый 18, первый 19, третий элементы И 20, четвертый элемент ИЛИ 21, четвертый элемент И 22, блок контрол  23, третий элемент ИЛИ 24.и коммутатор 25, вход логических условий 26 устройства, вход тактовых импульсов 27 устройства, вьлход 28 устройства.

Блок контрол  (фиг. 2) содержит регистр 29 хранени  микрокоманды, узел свертки 30 по модулю два с выходом сигнала четности 31 и сигнала нечетности 32, триггер 33 фиксации рез льтатов контрол .

Микропрограммное устройство управлени  работает следующим образом.

В исходное положении R -S-триггер находитс  в единичном состо нии, в регистре адреса 4 записан адрес первой микрокоманды, а в регистре адреса б - адрес второй микрокоманды из лин.ейной последовательности. На выходе блока контрол  23 выдаетс  сигнал разрешени  работы. В блоке пам ти 7 хран тс  нечетные, а в блоке пам ти 13 - четные микрокоманды.При поступлении первого тактового импульса на вход 27 устройства R-S-триггер 12 устанавливаетс , в нулевое состо ние , ас блоков пам ти 7 и 13 считываютс  соответственно перва  и втора  микрокоманды.

Сигналы микроопераций первой мик- рокоманды с выхода микроопераций блока пам ти / подаютс  через открытый элемент И 20 и элемент ИЛИ 24 на выход 28 устройства. Считанна  с блока .пам ти 13 втора  микрокоманда подаетс  через открытый элемент И 19 и элемент ИЛИ 21 на блок контрол  23, который осуществл ет проверку правильности этой микрокоманды. В случае нормы блок контрол  23 продолжает подавать сигнал разрешени  работы , а в случае не нормы этот сигнал снимаетс , в результате чего элемент И 5 запираетс  и прекращает подачу тактовых импульсов на устройство, предотвраща  .использование искаженной микрокоманды.

Если в первой микрокоманде отсутствует метка ветвлени , то алрес оче .редной нечетной микрокоманды, следующей за первой, т.е. адрес третьей микрокоманды поступает с пол  9 логических УСЛОВИЙ блока пам ти 7 через коммутатор 25 на его выход и через элемент ИЛИ 2 записываетс  в регистр адреса 4. Одновременно адрес очередной четной микрокоманды, следующей за первой микрокомандой, т.е. адрес второй микрокоманды поступает с пол  11 адреса блока пам ти 7 через коммутатор 25 на его выход и через элемент ИЛИ 3 записываетс  в регистр адреса 6.

С приходом второго тактового импульса аналогично происходит считывание с блоков пам ти 7 и 13 соответ ственно третьей и второй микрокоманд aR-S-триггер 12 устанавливаетс  в единичное состо ние. При этом контролю подвергаетс  треть  микрокоманда, а реализуетс  втора  микрокоманда, поскольку последн   уже была проверена ранее. Элемент И 20 запираетс , а элемент И 22 отпираетс , и сигнал микроопераций второй микрокоманды подаютс  с выхода 35 блока пам ти 13 через элемент ИЛИ 24 на выход 28 устройства. Одновременно происходит запирание элемента И 19 и отпирание элемента И 18, в результате чего на блок контрол  23 поступает треть  микрокоманда.

Claims (2)

1. Если во второй микрокоманде отсутствует метка ветвлени , то адрес очередной -четной микрокоманды,, следующей за второй, т.е. адрес четвёртой микрокоманды поступает с пол  16 логических условий блока пам ти 1 через коммутатор 25 на его выход и через элемент ИЛИ 3 записываетс  в регистр адреса 6. Одновременно адре очередной нечетной микрокоманды, следующей за второй, т.е. адрес третьей микрокоманды поступает с по л  14 блока пам ти 13 через коммута тор 25 на его выход и через элемент ИЛИ 2 записываетс  в регистр адреса 4, Далее устройство функционирует аналогично осуществл   контроль каж дои микрокоманды перед ее реализаци ей. Если с блока пам ти 7 О-З) считываетс  микрокоманда ветвлени ,то в поле 9 (16) записываютс  логические услови  , а в поле 10 15) записываетс  метка ветвлени , котора  поступает на коммутатор 25. В резул тате этого содерхшмое пол  9 (16) логических условий поступает через коммутатор 25 на блок элементов И 1 который по результатам проверки мод фицирует адреса, записанные в регист рах адреса 4 и 6, и задает тем самым переход к новрму линейному участку микропрограммы. Таким образом, устройство обеспечивает опережающий на один такт контроль каждой микрокоманды перед ее применением, на основе чего достигае с  повышение функциональной надежное ти устройства. Формула изобретени  Микропрограммное устройство управ лени , содержащее два блока пам ти, два регистра адреса, два элемента ИЛИ, два элемента И, коммутатор и Р.-5 триггер, нулевой выход которого соединен с входом первого элемента И выход первого регистра адреса соединен с первым входом первого блока пам ти, второй вход которого соедине с выходом второго элемента И, первый вход которого  вл етс  тактовым входом устройства, выход второго регист ра адреса соединен с первым входом второго блока пам ти, отличающеес  тем, что, с целью повышений функциональной надежности, оно дополнительно содержит третий, четвёртый и п тый элементы И, тре- йй и четвертый элементы ИЛИ, блок контрол  и блок элементов И, выход которого соединен с первыми входами первого и второго элементов ИЛИ, выходы которых соединены со входами соответственно первого и второго регистров адреса, первый и второй выходы коммутатора соединены со вторыми входами соответственно первого и второго элементов ИЛИ, третий выход коммутатора соединен с первым входом блока элементов Vl, второй вход которого  вл етс  входом логических условий устройства, выходы логических условий, меток ветвлени  и адреса первого блока пам ти и нулевой выход R-S-триггера соединены с первой группой входов коммутатора, выходы логических условий, меток ветвлени  и гщреса второго блока пам ти и единичный выход R-S-триггера соединены со второй группой входов коммутатора, выходы микроопе1 аций первого и второго блоков пам ти соединены с первыми входами соответственно третьего и четвертого элементов И, выходы которых соединены соответственно с первыми и вторыми входами третьего эле-f мента ИЛИ, выход Которого  вл етс  выходом устройства, выход второго элемента И соединен со вторым входом второго блока пам ти и со счетным входом i-S-триггера, единичный выход которого соединен со вторым входом четвертого и входом п того элементов И, вторсай вход третьего элемента И соединен с нулевым выходом R-S-триггера , выходы микроопераций, логических условий меток ветвлени  и адреса первого блока пам ти соединены с группой входов п того элемента И, выходы микроопераций, логических уело-. ВИЙ, меток ветвлени  и адреса второго блока пам ти соединены с группой входов первого элемента И, выходы первого и п того элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход которого соединен со входом блока .контрол , выход которого соединен со вторым входом второ- го элемента И.. i Источники информации, Прин тые во внимание рри экспертиэе , 1. Авторское свидетельство СССР № 437072, кл.СтОбР 9/12, 1974.
2. 2. Авторское свидетельство СССР по за вке № 2640029/18-24, кл.СтОбР 9/16, 1979 (прототип