SU598080A1 - Устройство дл контрол выполнени последовательности микрокоманд - Google Patents

Устройство дл контрол выполнени последовательности микрокоманд

Info

Publication number
SU598080A1
SU598080A1 SU752185981A SU2185981A SU598080A1 SU 598080 A1 SU598080 A1 SU 598080A1 SU 752185981 A SU752185981 A SU 752185981A SU 2185981 A SU2185981 A SU 2185981A SU 598080 A1 SU598080 A1 SU 598080A1
Authority
SU
USSR - Soviet Union
Prior art keywords
control
input
monitoring
microprogramme
output
Prior art date
Application number
SU752185981A
Other languages
English (en)
Inventor
Василий Анатольевич Гуляев
Владимир Андреевич Иванов
Александр Васильевич Палагин
Петр Михайлович Сиваченко
Original Assignee
Институт Электродинамики Ан Украинской Сср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Электродинамики Ан Украинской Сср filed Critical Институт Электродинамики Ан Украинской Сср
Priority to SU752185981A priority Critical patent/SU598080A1/ru
Application granted granted Critical
Publication of SU598080A1 publication Critical patent/SU598080A1/ru

Links

Landscapes

  • Debugging And Monitoring (AREA)
  • Hardware Redundancy (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ВЫПОЛНЕНИЯ ПОСЛЕДОВАТЕЛЬНОСТИ МИКРОКОМАНД
12
с  только регистр; диагностические способности устройства ограничиваютс  выдачей только сигиала ошибки без указани  возможно- го места ее по влени ; одновременное по вление сигналов чтени  и записи дл  разных ре петров , либо по вление ложного сигнала при одновременном пропадании действительного не обнаруживаетс .
Целью изобретени   вл етс  повышение достоверности контрол .
Это достигаетс  тем, что в предлагаемое устройство введены п блоков фиксации сбо , два элемента ИЛИ, причем первый и второй управл ющие входы каждого регистра соединены соответственно с первым и вторым входом каждого блока фиксации сбо , третий вход которого соединен с третьим выходом блока управлени , первый, второй, третий и четвертый вЕ:,1ходы п блоков фиксации сбо  соединены соответственно с (2п - 1) и 2п входами первого элемента ИЛИ, с одним из п входов второго элемента ИЛИ, с информационным входом арифметико-логического блока, выход первого элемент-а ИЛИ соединен с первым входом блока управлени , второй вход которого соединен с выходом второго элемента ИЛИ.
Кроме того, каждый блок фиксации сбо  содержит первый и второй элементы задержки, триггер контрол , первый, второй и третий элементы И, причем первый и второй входы блока фиксации сбо  соединены с первым и вторым элементо.м задержки, с первыми входами первого и третьего элементов И, выходы элементов задержки соединены соответственно с единичным нулевым входом триггера контрол , единичный выход которого соединен со вторым входом первого элемента И, а нулевой выход триггера контрол  соединен с первым входом второго элемента И и со вторым входом третьего элемента И, второй вход второго элемента И соединен с третьим входом блока фиксации сбо , выходы первого, второго и третьего элементов И соединены с первым, вторым и третьим выходами блока, четвертый выход которого соединен с единичным входом триггера контрол .
На чертеже показана схема предлагаемого устройства.
Устройство содержит блок управлени  1, п регистров 2, арифметико-логический блок 3, блок пам ти 4, причем, выходы и входы блока пам ти соединены с первым входом и первым выходом арифметико-логического блока, информационный выход и вход которого соединен соответственно со входом каждого из п регистров , первый и второй выходы блока управлени  соединены соответственно с выходом и входом каждого из п регистров, п блоков фиксации сбо  5, первый 6 и второй 7 элементы ИЛИ, каждый блок фиксации сбо  содержит первый 8 и второй 9 элементы задержки, триггер контрол  10, первый 11, второй 12 и третий 13 элементы И.
Принцип работы устройства состоит в следующем . Выполнение любой микропрограммы в машине осуществл етс  путем передач между регистрами 2 через арифметико-логический
блок 3 под управлением сигналов чтени  и записи, поступающих из блока управлени  1 на. .первый и второй выходы 14, 15.
Микропрограммы составлены таким образом , чтобы микрооперации чтени  и записи в . каждом из регистров 2 чередовались, иными словами, если из i-ro регистра был считан код, то независимо от такта микропрограммы в него должна быть сделана запись. В процессе функционировани  ЦВМ между блоком управлени  1 и регистрами 2 возможно по вление ошибок,
0 состо щих в пропадании необходимых сигналов управлени  (чтени  или записи), либо по влении ложных.
При выполнении любой .микропрограммы эти ошибки по отношению к регистрам 2 про вл ютс  в виде повторных записей или чтений
сразу в нескольких регистрах, либо в полком их отсутствии.
При нормальной работе машины во врем  первого обращени  к i-ому регистру 2 управл ющий сигнал через элемент задержки 8 устанавливает i-ый триггер контрол  10 в единичное состо ние. При этом элемент И 11 не срабатывает , поскольку на его вход заведен единичный выход триггера контрол  10, который предварительно до прихода сигнала записи устанавливаетс  в единичное состо ние.
5 С выхода 14 в любой момент времени может 1ь тупить сигнал чтени , при котором элемент И 13 тоже не срабатывает, поскольку при записи триггер контрол  10 был установлен в единичное состо ние с помощью элемента задержки 8. Сигнал чтени , задержанный вторым элементом задержки 9, вновь возвращает триггер контрол  10 в нулевое состо ние.
Если при выполнении микропрограммы возникает ложный управл ющий сигнал (чтени  или записи) 1-й регистр 2 оказываетс  использованным более, чем два раза, что обнаруживаетс  следующим образом.
Во-первых, если нарушаетс  чередование сигналов чтени  и записи, то есть при первом по влении вместо сигнала чтени  сигнала записи , срабатывает элемент И 13, поскольку триггер контрол  10 находитс  в нулевом состо нии , в свою очередь срабатывает первый элемент ИЛИ 6 и выдает сигнал ошибки.
При по влении двух сигналов записи подр д срабатывает элемент И 11, поскольку триггер контрол  10 оказываетс  перед этим в единичном состо нии.
По вление ложного сигнала чтени  после действительного обнаруживаетс  так же, как и в первом случае, при этом срабатывает элемент И 13.
Потер  сигнала записи в i-м регистре приводит к тому, что срабатывает элемент И 13. При потере сигнала чтени  в i-м регистре i-й триггер контрол  10 остаетс  в единичном состо нии, что обнаруживаетс  с помощью срабатывани  второго элемента ИЛИ 7. Таким образом, обнаруживаютс  все ошибки, которые по вл ютс  в одном, либо нескольких регистрах одновременно .
Сигнал ошибки с элементов ИЛИ 6 и 7 подаетс  на входы 16 и 17 блока управлени  I. Блок управлени  1 через выход 18 выдает
SU752185981A 1975-10-30 1975-10-30 Устройство дл контрол выполнени последовательности микрокоманд SU598080A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU752185981A SU598080A1 (ru) 1975-10-30 1975-10-30 Устройство дл контрол выполнени последовательности микрокоманд

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU752185981A SU598080A1 (ru) 1975-10-30 1975-10-30 Устройство дл контрол выполнени последовательности микрокоманд

Publications (1)

Publication Number Publication Date
SU598080A1 true SU598080A1 (ru) 1978-03-15

Family

ID=20636140

Family Applications (1)

Application Number Title Priority Date Filing Date
SU752185981A SU598080A1 (ru) 1975-10-30 1975-10-30 Устройство дл контрол выполнени последовательности микрокоманд

Country Status (1)

Country Link
SU (1) SU598080A1 (ru)

Similar Documents

Publication Publication Date Title
CA1145852A (en) Diagnostic circuitry in a data processor
SU1541619A1 (ru) Устройство дл формировани адреса
GB2112975A (en) Error correction circuit arrangement
US3548177A (en) Computer error anticipator and cycle extender
SU598080A1 (ru) Устройство дл контрол выполнени последовательности микрокоманд
SU401998A1 (ru) УСТРОЙСТВО дл КОНТРОЛЯ ЦЕПЕЙ УПРАВЛЕНИЯ
SU1615725A1 (ru) Устройство дл контрол хода программы
RU1554636C (ru) Устройство для сопряжения двух эвм
SU1056201A1 (ru) Устройство дл контрол последовательности микрокоманд
SU437072A1 (ru) Микропрограммное устройство управлени
SU1513440A1 (ru) Настраиваемое логическое устройство
SU1365082A1 (ru) Микропрограммное устройство управлени с контролем
SU809183A1 (ru) Устройство дл микропрограммногоупРАВлЕНи C КОНТРОлЕМ
SU1203525A1 (ru) Микропрограммное устройство управлени
SU964639A1 (ru) Микропрограммное устройство управлени
SU494745A1 (ru) Устройство дл синтеза многотактной схемы
SU1517031A1 (ru) Устройство сопр жени процессора и оперативной пам ти
SU1418724A1 (ru) Устройство дл сопр жени цифрового измерительного прибора с ЦВМ
SU1203526A1 (ru) Устройство дл контрол микропрограммного блока управлени
SU802963A1 (ru) Микропрограммное устройство управле-Ни
SU1591027A2 (ru) Устройство для сопряжения центрального процессора с группой периферийных процессоров
RU1837294C (ru) Устройство дл контрол регистра сдвига
SU840904A1 (ru) Микропрограммное устройствоупРАВлЕНи
SU1649532A1 (ru) Устройство дл поиска чисел
SU383048A1 (ru) Двухтактный регистр сдвига с обнаружением