первого триггера, выход п тото элемента И соединен с вторым входо второго элемента 1ШИ и с третьим входом
первого элемента ИЛИ, выход которого вл етс первым выходомблока сЬиксации сбоев.
Изобретение относитс к автоматике и цифровой вычислительной технике и может быть использовано при построении аппаратурных средств контрол микропрограммных устройств управлени микропроцессоров и обычных ЭВМ. Известно устройство дл контрол выполнени последовательности микрокоманд , содержащее элементы И, ИЛИ, св занные с управл ющими шинами, и триггер ошибки П . Недостатками известного устройства вл ютс ограничени Лунктдиональных возможностей, св занные с необходимостью выработки только одного управл ющего сигнала и только на одной рмне, и необходимостью жесткого чередовани сигналов чтени и записи , что при известных ограничени х дл микропроцессоров по быстродействию создает дополнительные трудности , а также необходимость увеличени размерности управл ю1цей тины и усложнени устройства управлени , св занные с введением контрольных кодов и управлением иьш., 1 Наиболее близким по технической сурщости к изобретению вл етс уст , ройство дп контрол выполнени последовательности микрокоманд, содер ;а1цее п блоков фиксации сбо (по числу регистров процессора) и два элемента ИЛИ. Работа устройства основана на том, что выполнение любой микропрограммы в машине осу1цествл етс путем передач данных между регистрами через арифметико-логический блок под управлением сигналов чтени и записи, nocTynaronpix из блока управлени на входы каждого из N регистров. Причем, если на -ьй регистр подаетс сигнал записи, то независи го от такта микропрограммы с него должна быть считана инсюрмаци подачей соответствующего сигнала чтени Г21 . Однако известное устройство , требует строгого чередовани управл юпц х сигналов записи и чтени дл каждого регистра, что может быть приемлемо лишь дп р да регистров, выполненных на ферритопых сердечниках при условии, что олера1щ регенерации будет интерпретирована как процесс выполнени очередной команды записи. Дл операционных же блоков, реализованных по интегральной технологии , такое устройство не допускает использование микропрограмм с многократным считыванием одной и той же информации с одного регистра (как, например, требуетс при выполнении микропрограмм умножени с регистра множимого). Кроме того, одновременное поступление на вход i-го регистра сигналов чтени и записи делает реакцию блока фиксации сбо неоднозначной . Цель изобретени - расширение области применени устройства путем обеспечени контрол микропрограмм с произвольным числом операций считывани одной и той же информации с одного и того же регистра. I Поставленна цель достигаетс тем, что в устройство дп контрол последовательности микрокоманд, содержащее элемент ИЛИ и п блоков фиксации сбоев, первые выходы блоков фиксации сбоев соединены с соответствующими входами элемента ИЛИ, выход которого вл етс выходом устройства, вторые выходы блоков фиксации сбоев вл ютс группой выходов устройства, управл ющий вход записи устройства соединен с первыми входами всех бло- , ков фиксации сбоев, управл юршй вход чтени устройства соединен с вторыми входами всех блоков фиксации сбоев. управл ющий вход считывани состо ни устройства соединен с третьими входами всех блоков фиксации сбоев, причем блок Фиксации сбоев содержит первый триггер, первый, второй и третий элементы И, первый вход блок фиксации сбоев соединен с первым вх дом первого элемента И, второй вход блока фиксации сбоев соединен с первым входом второго элемента И, нуле- вой выход первого триггера соединен с вторым входом первого элемента И и с первым входом третьего элемент И, выход которого вл етс вторым выходом блока, третий вход блока фиксации сбоев соединен с вторым вхо дом третьего элемента И, единичный выход первого триггера соединен с вторым входом второго элемента И, в состав блока Ликсации сбоев введены первцй и второй элементы НЕ, первый и второй элементы ИЛИ, четвертый п тый и щестой элементы И и второй триггер, причем первый вход блока фиксации сбоев соединен с первыми входами четвертого и п того элементов И, с первым входом второго три гера и через первый элемент НЕ - с первым входом шестого элемента И и третьим входом второго элемента И . вы.ходы которых соединены соответственно с первым входом первого элемента ЛИИ и с вторым входом второго триггера, нулевой выход которого сое динен с третьим входом третьего элемента И и с вторым входом четвертого элемента И, второй вход блока фик . сации сбоев соединен с вторым входом п того элемента И и через второй эле мент НК с третьим входом первого эле мента И, выход которого соединен с первым-входом первого триггера, единичный выход которого соединен с третьими входами четвертого элемента И, нулевой выход первого триггера соединен с вторым входом шестого эле мента И, выход четвертого элемента И соединен с вторым входом первого эле мента ИЛИ и с первым входом второго элементаЦЛИ, выход которого соедине с вторым входом первого триггера, выход п того элемента И соединен с вторым входом второго элемента ILTOI и с. треть йм входом первого элемента ИЛИ, выход которого вл етс первым выходом блока фикслции сбоев. Па чертеже показана схема предлагаемого ycTpoi tcTi a. Устройство содержит п блоков 1 фиксации сбо , каждый из которых включает первый 2 и второй 3 триггеры , первый 4, четвертый 5. п тый 6, шестой 7, второй 8 и третий 9 элементы И, второй 10 и первый 11 элементы ИЛИ, первый 12 и второй 13 элементы НЕ, а также, элемент ИЛИ 14. Выполнение микропрограммы как процесс передачи данных между регистрами или через арифметико-логический блок организуетс контролируемым блоком 15 микропрограммного управлени с выходом 16 управл ющим чтением, с выходом 17 управл ющим записью, управл юп1им выходом 18 считывани . Выполнение микропрограммы считаетс правильным, если на i-ый регистр сначала придет сигнал записи , затем независимо от такта микропрограммы один или несколько сигналов чтени . При этом блок 1 фиксации сбо не выдает сигнал ошибки с первого выхода и работает следующим образом. Перед выполнением микропрограммы первый и второй триггеры устанавливаютс предварительно в нулевое состо ние (эти цепи не показаны), Далее изменени состо ний триггеров и фop шpoвaниe выходных сигналов происходит в такой последовательности: а)при поступлении на 1-ый регистр первого сигнала записи через первый вход блока 1 фиксации сбо этого регистра первый триггер 2 перебрасываетс в единичное состб ние сигналом , поступаю1 1им на единичньй вход через элемент 4 И, второй триггер 3 остаетс в нулевом состо нии. Сигнал ошибки на первом выходе блока фиксации сбо при этом отсутствует; б)при последующем поступлении на второй вход сигнала чтени второй триггер 3 перебрасываетс в единичное состо ние сигналом, поступаю1т1им на его единичный вход через элемент И 8, первый триггер 2 остаетс в .единичном состо нии, сигнал ошибки не выдаетс ; в)если очередной сигнал, подаваемый на этот же регистр, тоже чтение , то состо ни триггеров блока фиксации сбо при этом не измен ютс и сигнал ошибки не выдаетс . Сиг- на.4 чтени может поступать произвольное число раз; г)при последуюием поступлении на i-ый регистр сигнала записи второн триггер 3 переходит в нулевое состо ние, так как с первого входа блока 1 фиксатдии сбо осуществл етс . непосредственное воздействие на. нулевой вход, первый триггер 2 остаетс в единичном состо нии, сигнал ошибки с первого выхода блока не выдаетс ; д)если очередной сигнал вл етс чтением, то с второго входа блока i второй триггер 3 переводитс в единичное состо ние через элемент И 7, первый триггер 2 остаетс в единичном состо нии, сигнал ошибки не вьщ етс ; , ej при поступлении последуюпрх сигналов на -ый регистр работа блока «фиксации сбо осуществл етс в соответствии либо с п.q , либо п.Ъ в зависимости от поступающих сигнало При выполнении последовательности микрокоманд возможны:ошибки, состо щие дл 1-го регистра в возникновении ложного или пропадании дейст .вительного управл ющего сигнала. Про . вл етс и обнаруживаетс это следую |ЩИм образом. Если нарушаетс чередование сигналов чтени и записи .и первым на t-ый perTiCTp приходит сигнал чтени то первый 2li второй 3триггеры.блока фиксации сбо 1-го регистра остаютс в нулевом состо нии, а через элемент И 6 и второй элемент ИЛИ 1 на первый выход блока 1 проходит сиг .нал .ошибки, который передаетс через элемент ИЛИ 14 на первый вход блока 15 управлени . При по влении второго сигнала записи подр д первый триггер 2 сигналом через элемент И и элемент ИЛИ 10 переводитс в нулевое состо ние, второй триггер 3 остаетс в нулевом состо нии как и пос ле первой записи. При этом выдаетс на первый выход блока 1 сигнал ошибк через элемент И 5 и элемент ИЛИ 1. Если по вление ложного сигнала совпадает по времени с приходом действительного , т.е. сигналы чтени и записи поступают на соответствующие Ьходы i-ro регистра одновременно, то фоисходит следующее. . Если сигналы чтени и записи приход т в исходном положении триггеров , т.е. в начале микропрограммы, то их состо ние не измен етс , сигнап опгабки выдаетс через элемент И 6 и элемент ИЛИ 11. . Если сигналы чтени и записи прихоj д т после очередного сигнала записи ьикропрограммы и первый триггер находитс единичном состо нии, а второй 3 в нулевом (п.а), то второй 3 триггер остаетс в нулевом, а nejjвый 2 переводитс сигналом через элемент И 6 и элемент ИЛИ 10 в кулевое состо| ние ,а через элемент И6 и элемент ИЛИ 1 формируетс сигнал ошибки. Если сигнал чтени и записи ириходит после очередного сигнала чте;ни микропрограмг в 1 и оба триггетра ;;наход тс В единичном состо нии, то в нулевое состо ние первый триггер 2 переводитс сигналом, снимаемым с выхода элемента И 6 через элемент ИЛИ 10, а второй триггер 3 - непосредст- венным воздействием с первого входа блока 1. Сигнал ошибки формируетс как и в предыдущем случае. Во всех из предложенных вариантов по влени ложного или пропадани действительного сигнала формируетс сигнал ошибки, а триггеры 1-го блока ймксации сбо устанавливаютс . в нулевое состо ние, что создает возможность при выдаче сблока 15 управлени через управл юпщй выход 18 общего считывакщего сигнала, через третий вход блока Аиксадан сбо вызвать срабатываиие элемента И 9 и передать таким образом инфор- мацик со всех блоков на информацион ньй вход 19 арифметико-логического блока дл использовани при локализации места по влени ложного или пропадани действительного управ- , л ющего сигнсша.. Таким образом, расшир етс область применени предлагаемого устройства контрол дл блоков управлени , ис- . пользукнчих микропрограмма с много1фатным считыванием одиой и той жё информации с одного регистра, что , при сохранении той же глубины контрол позвол ет реализовать более совершенные алгорит1«11 с меньшими затратами времени благодар уменьшению числа обращений к пам ти. Помимо этого контролируетс одновременное по вление сигналов записи и считывани на входах 1-го регистра, при котором блок (Ъиксагщи сбо вьщает сигнал ошибки, устран тем самым существовавшего неопределенность в работе известного устройства.