SU1034037A1 - Микропрограммное устройство управлени модул вычислительной системы - Google Patents

Abstract

1.МИКРОПРОГРАММНОЕ УСТРОЙ .СТВО УПРАВЛЕНИЯ МОДУЛЯ ВЬЗЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее регистр кода операции, регистр адреса, блок пам ти адресных микрокоманд, блок пам ти микроопераций, блок модификации адреса, дешифратор, первый элемент И, первую и вторую группу элементов И, первый и второй элементы ИЛИ, группу элементов ИЛИ, причем выход пол  адреса очередной микрокоманды соединен с первыми входами элементов ИЛИ группы, выходы которых соединены с входами регистра адреса , выходы которого соединены с первой группой входов блока модификации адреса, втора  группа входов которого соединена с входом логических условий устройства, а выходы - с адресными входами блока пам тиадресных микрокоманд, выходы пол  адреса микроопераций которого соединены с адресными входами блока .пам ти микроопераций, а выходы пол  номера модул  - с входами дешифрато .ра, выход которого подключен к управл ющему входу устройства, группа выходов блока пам ти микроопераций ;соединена с выходами микроопераций устройства, выход первого элемента ИЛИ.соединен с первым входом первого элемента И, группа входов передачи управлени  устройства соединена с входами второго элемента ИЛИ, отличающеес  тем. .что, с целью повышени  достоверности функционировани , оно дополнительно содержит четыре элемента ИЛИ,два элемента И, два одновибратора,три элемента задержки, формирователь адреса, триггер и группу (К-1) счетчиков (К. - число модулей вычислительной системы), причем входы кода операций устройства соединены с пер выми входами элементов И первой группы , вторые входы которых соединены через первый элемент задержки с выходом третьего элемента ИЛИ,с вы ходом окончани  выполнени  микро;программы , с входами сброса счет- . чиков группы и регистра кода операций и с первым входом четвертого элемента ИЛИ, второй вход которого (Л соединен с выходом ошибки устройства. и с выходом второго элемента И,ин-. i версный вход которого соединен с выходом первого элемента ИЛИ и через первый одновибратор с первым вхо;дом п того элемента ИЛИ, второй вход которого соединен с выходом первого элемента И,второй вход которого соединен с другим входом второго CAD ( Элемента И и через второй одновибратор с выходом второго элемён- 4 та ИЛИ, выход п того элемента ИЛИ о через второй элемент задержки сое-, динен с нулевым входом триггера, ..; СО единичный вход которого соединен с выходом четвертого элемента ИЛИ, третий вход которого соединен с выходом шестого элемента ИЛИ,входы которого соединены с выходом пол  номера модул , инверсный выход триггера соединен с первым входом третьего элемента И, второй вход которого соединен с входом тактовых импульсов устройства, а выход - с управл ющим входом блока пам ти ад ресных микрокоманд и через третий элемент задержки с управл ющим входом блока пам ти микроопераций, вы

Description

ход конца микропрограммы которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с входом окончани  выполнени  микропрограммы устройства , выходы элементов И первой группы соединены с информационными входами регистра кода операций, выходы которого соединены с первой группой входов формировател  адреса, втора  по К-ю группы входов которого соединены соответственно с выход ми счетчиков группы, выходы формировател  адреса соединены с входами лервого элемента ИЛИ и с первыми входами элементов И первой группы, вторые входы которых соединены с пр мым выходом триггера, вход передачи управлени  устройства соединен со счетными входами счетчиков групп

2. Устройство по П.1, отличающеес , тем, что блок модификации адреса содержит группу элементов И и группу сумматоров по модулю два, причем втора  группа

входов, блока соединена с перЗйми входами элементов И группы, вторые входы которых соединены с первой группой входов блока, а выходы соединены с первыми входами суматоров по модулю два группы, выхода которых соединены с выхода-ми блока, а вторые входы сумматоров ПОмодулю два группы соединены с первой группой входов блока, перва  группа, входов блока соединена с выходами блока.

3. Устройство по П.1, о т л ичающеес  тем, что формирователь содержит дешифратор и шифратор, причем перва  группа входов дешифратора соединена с первой группой входов формировател , входал второй по К-ю - групп входов дешифратора соединены соответственно с второй ,по .К-ю :j. группами входов формировател , а вьлходы дешифратора соединены с входами шифратора , выходы которого соединены с выходами формировател  адреса.

изобретение относитс  к автомати ке и вычислительной технике и может быть использовано при проектировани вычислительных и управл ющих систем , построенных на унифицированных модул х, выполненных в виде БИС..

Известно микропрограммное устройство управлени , содержащее блоки пам ти микроопераций и адресных микрокоманд, а также счетчик 1у1икрокоманд; 1 .

Однако данное устройство характеризуетс  низкой ги6кос ь ю управлени , обусловленной отсутствием возможности передачи управлени  с микропрограммного устройства управлени  одного модул  вычислительной системы на микропрограммное устройство управлени  другого модул , Йизкой универсальностьк и низкой степенью унификации, вызванных невозможностью наращивани  объема и количества микропрограмм.

Наиболее близким к предлагаемом по технической сущности и достигаемому эффекту  вл етс  микропрограммное устройство управлени , содержа щее регистр, кода операции, регистр адреса, блок модификации адреса, блок пам ти адресных микрокоманд, блок, пам ти микроопераций, дешифратор , первый и второй элементы .И, первую и вторую группы элементов

И, первый элемент задержки и группу элементов .ИЛИ. .

Структура вычислительной системы (ВС), в состав которой входит это 5 микропрограммное устройство управлени , состоит из нескольких идентичных микропрограммных модулей,-каждый из которых может самосто тельно выполн ть большинство функций по

0,обработке информации.

Б каждый отдельно вз тый момент времени обработки информации работает только один модуль вычислительной системы. После выполнени  всех

5 .микрокоманд микропрограммы модулем 1инициируетс  работа-следующего 1ую-. дул  вычислительной Ьистемы путем передачи ему .управлени  с модул  по фиксированному адресуt23.

.Существенными недостатками известного микропрограммного устройства управлени  модулей указанной вычислительной системы  вл ютс  малое значение параметра функционального

5 разбиени  БИС, на которых выполн  ютс .микропрограммные устройства управлени  модулей ВС (параметр функционального разбиени ;БИС - это отношение числа элементов в крисQ талле к количеству выводов из него) / низка  достоверность-функционирова ,ни  системы, обусловленна  отсутстви-v &л контрол  правильности передачи управлени  с одного модул  на другой

модуль вычислительной системы, а iтакже большое число внешних св зей между модул ми, выполненными в виде БИС, обусловленное необходимостью передачи адреса очередной,адресной шкpoкoмaнды с микропрограммного усройства управлени  модул  на микропрограммное устройство управлени  другого модул ,

Цель Изобретени  - повышение достоверности функционировани  микропрограммного устройства управлени  модул  ВС при выполнении микропрограмм большого объема.

Поставленна  цель достигаетс  тем, что в микропрограммное устройство управлени  модул  вычислительной системы, содержащее регистр кода операции регистр адреса, блок пам ти адресных микрокоманд, блок пам ти микроопераций, блок модификации адреса, дешифратор, первый и второй элементы ИЛИ, первую и втору группы элементов И, группу элементов ИЛИ, первый элемент И, причем выход пол  адреса очередной микрокоманды соединен с первыми входами элементов ИЛИ группы, выходы которы соединены с входами регистра адреса вйходы которого соединены с первой группой входов блока модификации адреса, втора  .группа входов которого соединена с входом логических условий устройства, а выходы - с адресными входами блока пам ти адресных микрокоманд, выходы пол  адреса микроопераций которого соединены с адресными входами блока пам ти микроопераций, а выходы пол  номера модул  - с входами дешифратора , выход которого подключен к управл ющему входу устройства, группа выходов блока пам ти микроопераций соединена с выходами микроопераций устройства, выход первого элемента ИЛИ соединен с первым входом первого элемента И, группа входов передачи управлени  устройства соединена с входами второго элемента ИЛИ , . дополнительно введены четыре элемента ИЛИ, два элемета И, два одновибратора, три элемен та задержки, формирователь адреса, триггер и группу (К-1) счетчиков (К.- число модулей вычислительной системы),, причем входы кода операций устройства соединены с первыми входами элементов И первой группы, вторые .входы кото:рых соединены чере первый элемент задержки с выходом третьего элемента ИЛИ, с.выходом окончани  выполнени  микропрограмки , с входами сброса счетчиков группы и регистра кода операций и с первьзм входом четвертого элемента ИЛИ, второй вход которого соединен с выходом ошибки устройства и с выходом второго элемента И, инверсный вход которого соединен с выходом первого элемента ИЛИ и через первый одновибратор с первым входом п того элемента ИЛИ, второй вход которого соединен с выходом 5 первого элемента И, второй вход которого соединен с другим входом второго элемента И и через второй одновибратор с выходом второго элемента ИЛИ, выход п того элемента ИЛИ

0 через второй элемент задержки соединен с нулевым входом триггера,единичный вход которого соединен с выходом четвертого элемента ИЛИ, третий вход которого соединен с выходом

5 шестого элемента ИЛИ, входы которого соединены с выходомпол  номера модул ,-инверсный выход триггера . соединен с первым входом третьего элемента И, второй вход котороQ го соединен с входом тактовых импульсов устройства, а выход - С управл ющим входом блока пам ти адресных микрокоманд и через третий элемент задержки с управл ющим входом блока пам ти микроопераций,выход конца микропрограммы которого г . соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с входом окончани  выполнени  микропрограммы устройства, выходы элементов И первой группы соединены с информационными входами р.егистра кода операций, выходы кото-, рого соединены с первой группой входов формировател  адреса, втора  по

5 к-ю группы которого соединены соответственно с выходами счетчиков группы , выходы формировател  адреса соединены с входами первого элемента ИЛИ и с первыми входами элементов

0 И первой группы, вторые входы которых соединены с пр мым выходом триггера , вход передачи управлени  устройства соединен со счетными входами счетчиков группы.

5 Кроме того, блок модификации адреса содержит группу элементов И и группу сумматоров по модулю два, причем втора  группа входов блока соединена с первыми входами элементов И группы, вторые входы которых соединены с первой группой входов блока, а выходы соединены с первыми входами сумматоров по модулю два группы, ВЫХОДЫ которых соединены с выходами блока, а вторые входы сумматоров по модулю два группы соединены с первой группой входов -блока, перва  группа входов блока соединена с выходами блока.

При этом формирователь адреса содержит дешифратор и шифратор, причем перва  группа входов дешифратора соединена с .первой группой входов формировател , входы второй по к-ю групп входов дешифратора соединены соответственно с второй по К-югруппами входов формировател , а вы ходы дешифратора соединены с Jвxoдaми шифратора, выходы которого соединены с выходами формировател  адресат Сущность изобретени  состоит в повышении достоверности и надежност функционировани  микропрограммного устройства управлени  путем уменьшени  числа выводов в каждом модуле и. на величину лЫ-2С1с-1(Ы1), где К - количество разр дов адреса очередной адресной микрокоманды, передаваемого с модул  U на модуль и при передаче управлени  между ни ми N - число модулей вычислительной системы и организаци  контрол  переда чи управлени  по фиксированному адресу от микропрограммного устройств управлени  модул  Uз к микропрограм мному устройству управлени  модул  вычислительной системы. Адресные микрокоманды, считываемне из блока пам ти адресных микрокоманд , состо т из следующих полей: первое поле - поле кода номера модУ л ,к которому необходимо передать управление из данного модул  в процессе выполнени  микропрограммы; второе поле - поле кода адреса опер ционной микрокоманды; третье поле - поле адреса очереднШ адресной микрокоманды, - - четвертое поле - поле кода прове р емого логического услови -.Операционные микроксманды, считыг ваемые из блока пам ти микроопера- ; ций, состо т из двух йолей/ первое поле - поле микрооперадий и второе поле - поле метки конца выполнени  микропрограммы. На фиг.1. приведена функциональна  схема предлагаемого микропрограммного устройства управлени  моду л  вычислительной системы; на фиг, 2 - то же, блока модификации адреса; на фиг. 3 - то же, формировател  адреса. . Устройство содержит (фиг.1) входы 1 логических условий, блок 2 мо .дйфикации адреса, входы 3 кода операции , группу элементов И 4, регист 5/кода операции, формирователь б ад реса, группу элементов И 7, группу элементов ИЛИ 8, регистр 9 адреса ©лок W пам ти адресных микрокоманд блок 11 па.м ти микроопераций, выход 12 микроопераций устройства, вход 1 та.ктовыз адлпульсов устройства, элемент И 14, элемент 15 задержки, деадафратор -16 , выходы 17 передачи упр лени  :с модул  на модули вы числительной системы, группу (Х-1) счетчиков (К- число модулей вычислительной сиситемы) 18, элемент ИЛИ 19, выход 20 ошибки устройства,одновибратор 21, элемент И 22, элементы ИЛИ 23 - 25, одновибратор 26, элемент И 27, элемент .ИЛИ 2Й, элемент 29 задержки, триггер 30, выход31 сигнала окончани  выполнени  мик зопрограммы устройства, входы 32 передачи управлени  устройства, вход 33 окончани  выполнени  микропрограммы , элемент ИЛИ 34 и элемент 35 задержки . Блок модификации адреса содержит 1ФИГ. 2) группу входов 36, выходы 37, группу элементов И 38,группу сумматоров 39 по модулю два и группу входов 40 . Формирователь адреса содержит (фиг. 3) первую группу входов 41,вторую (К-1) группу входов 42,дешифратор 43, шифратор 44 и выходы 45. Предлагаемое микропрограммное уст .ройство управлени  модул  вычислительной с истемы функционирует в трех режимах: 1. режим формировани  микропрограммным устройством управлени  модул  без передачи управлени  в дру гой модуль вычислительной системой; 2j . режим передачи управлени  микропрограммным устройством управлени  модул  микропрограммному устройству уп:равлени  другого модул ; 3). режим приема микропрограммным устройством управИени  модул  управлени  от микропрограммного устройства управлени  другого модул ; вычислительной системы. Микропрограммное устройство управлени  модул  вычислительной системы функционирует следующим образал , Первый режим. В исходном состо нии все элементы пам ти устройства, кроме триггера 30, наход тс  в нулевом состо нии, триггер 30 находитс  в единичном состо нии. При этом группа элементов И 4 открыта по управл ющему входу. Код операции с входов 3 через группу элементов И 4 поступает в регистр 5 и записываетс  в нем. В микропрограммном устройстве управлени  модул  вычислительной системы , который должен начинать выполнение заданной кодом операции микропрограммы , формирователь 6 адреса формирует адрес первой адресной микрокоманды микропрограммы, соответствующей заданному коду операции, который через группу элементов И 7 и группу элементов ИЛИ 8 записываетс  5 регистр 9 адреса. Одновременно на выходе элемента ИЛИ 19 возбуждаетс  сигнал, который запускает одновибратор 21. Сигнал с выхода одновибратора проходит через . элемент ИЛИ 28, элемент 29 задержки

и поступает на вход триггера 30.При этом триггер 30 переходит в нулевое состо ние. Группа элементов и 7 эа крываетс , а элемент И 14 открываетс . Очередной тактовый импульс с входа 13 устройства через элемент И 14 поступает на элемент i5 задержки и на управл ющий вход блока 10 пам ти . При этом из блока 10 пам ти по адресу, поступающему ,на его адресный вход с блока 2 модификации адреса, считываетс  адресна  микрокоманда/ Сигналы с группы выходов блока Ю пам ти поступают на дешифратор 16 и элемент ИЛИ 24 (эти сигналы отличны от нул  только при считывании микрокоманды передачи управлени ).

Сигналы с второй группы выходов поступают на адресные входы блока 11 пам ти. Сигналы с третьей группы выходов поступают через группу элементов ИЛИ 8 в регистр 9.

Тактовый импульс, задержанный элементом 15 задержки на врем , равное времени обращени  к блоку JO пам ти, поступает на управл ющий вход блока 11 пам ти. При этом с блока 11 пам ти по адресу, поступающему с второ группы выходов блока 10 пам ти, считываетс  операционна  микрокоманда и поступает на выходы, 12 MHKpcfoneраций устройства. При поступлении очередного тактового импульса на вход 13 устройства по адресу очередр ной с1дресной мийрокома нды, хран щемус  в регистре 9 адреса и модифицируемому в блоке 2 модификации адреса логическими услови ми, поступающими на группу входов 1 устройства, считываетс  очередна  адресна  и операционна  макрокоманда по указанному алгоритму.Далее устройство фукк. ционирует аналогично. .

При работе микропрограммного устройства управлени  модул  в первом . ; режиме работы в первом по- ле считываемьах адресных Микрокоманд записываетс  нулевой код. Поэтому дешифратор 16 и элемент ИЛИ 24 в этом режиме работы не участвуют

. , При считывании последней операционной команды микропрограммы на выходе блока 11 пам ти по вл етс  сигнал окончани  ее выполнени . Этот сигнал через элемент ИЛИ 34 поступает на выход 31 устройства, входы счетчиков 18 и регистра 5 кода операции , и устанавливает их в нулевое состо ние. Сигнал с выхода элемента ИЛИ 34 при этом также поступает на элемент 35 задержки и через элемент ИЛИ 23 на вход триггера. 30 и устанавливает его в единичное состо ние. При этом сигнал на втором входе элоиента |И 14 исчезает, а на управл ющем вхоДе группы элементов И 7 по вл етс ,

Сигнал, задержанный элементом 35 задержки на врем ,равное максимальному времени обнулени  счетчиков

регистра 5 и изменени  состо ни  трйггера 30, поступает йа управл ющий вход группы элементов И 4.

Очерёдной код операций с группы входов 3 поступает в регистр 5 кода операции. Далее устройство функционирует аналогично указанному алгоритму ..

Второй режим функционировани .- , При считывании адресной микрокоманду из блока 10 пам ти -содержимое первого пол  через первую группу .выходов поступает на дешифратор 16 и элемент ИЛИ 24. При этом на выходе дешифратора, соответствук цем модулю (к которому необходимо передать управление из данного модул ) по вл етс  сигнал н поступает на соответствующий выход 17 устройства.

Сигнал с выхода элемента ИЛИ 24 (с группы выходов блока 10 считываетс  ненулевой код) поступает через элемент ИЛИ 23 на входы триггера 30 и устанавливает его в единичное состо ние . При Э.ТОМ тактовьге импульсы через И 14 не проход т к микропрограммное устройство управлени  модул  прекращает фоЕ лирование микроопераций..

Третий режим функционировани . Сигнал с К-го. выхода группы выходов 1 микропрогра1 ного устройства управлени  модул  поступает, на группы входов 32 микропрограммного устройства управлени  модул . При этом содержимое соответствующего модулю счетчика 18 увеличиваетс  на единицу {сигнал поступает на его счетный вход). Если переход к. моДулю произведен правильно, то .по со-, держимому счетчиков.18 и по коду операции с выходов регистра 5 кода операции формирователь 6 адреса формирует адрес очередной-адресной микрокоманда выполненной микррпрограм;мы , который через группу элементов И 7 и группу элементов ИЛИ 8 поступает в .рег.стр 9 адреса.

Одновременно код адреса (ненулевой . с выхода формировател  б адреса поступает на элемент ИЛИ 19. Сигнгш с выхода элемента ИЛИ 19 возбуждает одновибратор 21, выходной сигнсШ

которого поступает через элемент ИЛИ 28 и элемент 29 задержки на вход триггера 30 и устанавливает его в нулевое состо ние. При этом тактовые импульсы с входа 13 устройства поступают через элемент И 14 на.управл ющий вход блока 10 пам ти и на элемент 15 задержки. Далее микропрограммное устройства уп авлени  модул  функционирует аналогично функционированию в первом режиме работы. Если передача управлени  микропрограммному устройству осуществлена нeпpaвильн6 то на выходе формировател  6 адреса (он настроен толь ко на формирование адресов при опр . деленном наборе кодов на его входах и на выходе элемента. ИЛИ 19 сигналы отсутствуют. Перепад потенциала с выхода элемента ИЛИ 25 возбуждает одновибратор 26. Элемент И 22 формирует сигнал, идентифицирующий факт неправильной передачи управлени  микропрограммному устройству уп равлени  модул . Этот сигнал поступает на выход 20 устройства, сигнализиру  о наличии отказа в системе, и через элемент ИЛИ 23 на вход триг гера 30, При этом триггер 30 остает с  в единичномсосто нии и микропрог раммное устройство управлени  модул не продолжает свою работу до восста новлени  отказа в вычислительной си теме. При последующих обращени х к модулю в процессе выполнени  микро- , программы содержимое счетчика 18, соответствующего модулю,из которого передаетс  управление на данный модуль , увеличиваетс  на единицу .и формирователь б адреса по содержимому регистра 5 кода операции и содержимому счетчиков 18 формирует код очередной адресной микрокоманды При этом сформированный формирователем б адрес записываетс  в регистр 9 адреса . и по-, ступает на элемент ИЛИ 19, выходной сигнал которого через элемент И 27, элемент ИЛИ 28 и элемент 29 задержк поступает на R-вход триггера 30 и устанавливает его в нулевое состо ние ,, Далее микропрограммное устройств управлени  переходит в первый режим работы, ,. Оценим значение параметров функц онального разбиени  предлагаемого и известного микропрограммных устройс и сравним их между собой, Дл  известного устройства S-i К.- - 2;(N-1)K+RKon где С - число э.лементов в БИС изв .естного микропрограммного устройства N - число модулей вычислительной системы; К - разр дность кода адреса, передаваемого между модул ми вычислительной системы .при передаче управлени  RI - разр дность кода операции; М -- формат -операционной микрокоманды Дл  предлагаемого микропрограммного устройства управлени  V -. . KM-D+RKOP M Так как 90-95% сложности микрог программных устройств управлени  обычно составл ет сложность блоков 10 и 11 пам ти, то можно допустить С - C/j . JCi mjOK+RKoiHVA чЧ1у X /. k . - KI 2(N-AHR ,, W-1,20. -10, ,-7, гл 70 1,41. Следовательно,W растет с увеличением размеренности вычислительной системы (увеличением числа модулей, разр дности кода операции, числа микрокоманд, реализуемых одним модулем вычислительной системы),Пропорционально ростуWувеличиваетс  и выигрыш в надежности предлагаемого устройства. Так как формирователь 6 адреса микропрограммных устройств управле-ни  модулей ВС настроен на формирование -адресов адресных микрокоманд только дл  разрешенных входных наборов (которые по вл ютс  на его входах при правильной передаче управлени  микропрограммному устройству управлени  данного модул  ВС), то при наличии запрещенных комбинаций, сигналов на входах формировател  б адреса при передаче управлени  в данный модуль ВС (передача управлени  осуществлена неправильно и образованный при этом набор сигналов на входах формировател  б адреса относитс  к множеству запрещенных входных наборов) код адреса на его выходах отсутствует, что позвол ет осуществл ть контроль правильности передачи управлени  между модул ми вычислительной системы,,, контроль правильности функционировани  вычислительной системы и локализацию отказа с точностью до модул  вычислительной системы .

J O/77/ Jff

&

,

J8

J7

Фг/г,

Claims (3)

1.МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ МОДУЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее регистр кода операции, регистр адреса, блок памяти адресных микрокоманд, блок памяти микроопераций, блок модификации адреса, дешифратор, первый элемент

И, первую и вторую группу элементов И, первый и второй элементы ИЛИ, группу элементов ИЛИ, причем выход поля адреса очередной микрокоманда соединен с первыми входами элементов ИЛИ группы, выходы которых соединены с входами регистра адреса, выходы которого соединены с первой группой входов блока модификации адреса, вторая группа входов которого соединена с входом логических условий устройства, а выхода — с адресными входами блока памяти адресных микрокоманд, выходы поля адреса микроопераций которого соединены с адресными входами блока .памяти микроопераций, а выходы поля номера модуля — с входами дешифратора, выход которого подключен к управляющему входу устройства, группа выходов блока памяти микроопераций соединена с выходами микроопераций устройства, выход первого элемента ИЛИ.соединен с первым входом первого элемента И, группа входов передачи управления устройства соединена с входами второго элемента ИЛИ, отличающееся тем, что, с целью повышения достоверности функционирования, оно дополнительно содержит четыре элемента ИЛИ,два элемента И, два одновибратора,три элемента задержки, формирователь адреса, триггер и группу (К-1) счетчиков (К - число модулей вычислительной системы), причем входы кода операций устройства соединены с первыми входами элементов И первой труп· пы, вторые входы которых соединены через первый элемент задержки с выходом третьего элемента ИЛИ,с выводом окончания выполнения микропрограммы, с входами сброса счет- . чиков группы и регистра кода опера- _е ций и с первым входом четвертого <g элемента ИЛИ, второй вход которого соединен с выходом ошибки устройства, и с выходом второго элемента И,'ин-, версный вход которого соединен с выходом первого элемента ИЛИ и через первый одновибратор с первым входом пятого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И,второй вход которого соединен с другим входом второго 1 элемента! и и через второй одновибратор с выходом второго элемён^!та ИЛИ, выход пятого элемента ИЛИ через второй элемент задержки сое-_; динен с нулевым входом триггера, единичный вход которого соединен с’ выходом четвертого элемента ИЛИ, третий вход которого соединен с выходом шестого элемента ИЛИ,входы которого соединены с выходом поля номера модуля, инверсный выход триггера соединен с первым входом третьего элемента И, второй вход которого соединен с входом тактовых импульсов устройства, а выход — с управляющим входом блока памяти адресных микрокоманд и через третий элемент задержки с управляющим входам блока памяти микроопераций, вы-:

SU ...» 10340371034037 ход конца микропрограммы которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с входом окончания выполнения микропрограммы устройства, выхода элементов И первой группы соединены с информационными входами регистра кода операций, выходы которого соединены с первой группой входов формирователя адреса, вторая по k-ю группы входов которого соединены соответственно с выхода^ ми счетчиков группы, выходы формирователя адреса соединены с входами первого элемента ИЛИ и с первыми входами элементов И первой группы, вторые входа которых соединены с прямым выходом триггера, вход передачи управления устройства соединен со счетными входами счетчиков группы.

2. Устройство по п.1, отличающееся. тем, что блок модификации адреса содержит группу элементов И и группу сумматоров по модулю два, причем вторая группа входов.блока соединена с первыми входами элементов И группы, вторые входа которых соединены с первой группой входов блока, а выхода соединены с первыми входами сумматоров по модулю два группы, выхода которых соединены с выходами блока, а вторые входа сумматоров по»модулю два группы соединены с первой группой входов блока, первая группа, входов блока соединена с выходами блока.

3. Устройство по п.1, отличающееся тем, что формирователь адреса содержит дешифратор и шифратор, причем первая группа входов дешифратора соединена с первой группой входов формирователя, входа второй [по _К-ю ' групп входов дешифратора соединены соответственно с второй ,по К-ю ;’_·. группами входов формирователя, а выхода дешифратора соединены с входами шифратора, выхода которого соединены с выходами формирователя.адреса.