SU1142824A1 - Устройство дл обмена информацией - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ , содержащее анализатор командной информации, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим йходами устройства, четвертый вход которого соединен с четвертым входом анализатора командной информации и первыми входами анализатора состо ний и трек формирователей сигналов управлени  обменом, первые выходы KOTOi bix через первый счетчик соединены с вторым входом анализатора состо ний, с третьего по шестой входы которого соединены с п того по восьмой входами устройства соответственно, первый выход анализатора состо ний соединен с входом генератора импульсов, первый выход анализатора командной информации соединен с первым входом блока коммутации , второй и третий входы которого соединены с вторыми выходами второго и третьего формирователей сигналов управлени  обменом, первьй регистр, выход которого соединен с . четвертым входом блока коммутации и первым выходом устройства, второй выход которого  вл етс  выходом блока коммутации, второй и третий выходы соответственно первого, второго и третьего формирователей сигналов управлени  обменом  вл ютс  третьим, четвертым и п тым выходами устройства соответственно, дев тый, дес тый и одиннадцатый входы устройства соединены с вторыми входами соответственно первого, второго и . третьего формирователей сигналов управлени  обменом, блок адресации, отличающеес  тем, что, с целью повышени  надежности, в него введены два регистра, счетчик и дополнительные блоки адресации, причем первый выход анализатора ко (Л мандной информации соединен с входом с первого регистра, седьмым входом .анализатора состо ний, первым входом второго счетчика, первыми входами блоков адресации и третьими входами формирователей сигналов управлени  обменом, второй выход анализатора $ командной информации соединен с о вторым входом второго счетчика и 70 через генератор импульсов - с чето вертыми входами формирователей сиг«аь налов управлени  обменом, вторыми входами блоков адресации и восьмьм входом анализатора состо ний, второй выход которого  вл етс  шестым выходом устройства, в третий выход соединен с входами первого счетчика и второго регистра и с первым входом третьего регистра, выход которого соединен с входом первого счетчика, п тым входом блока коммутации и через второй регистр - с шестым входом блока коммутации, вторые выходы пер

Description

вого,второго и третьего формирователей сигналов управлени  обменом соединены соответственно с дев тым , дес тым и одиннадцатым входами анализатора состо ний, четвертый выход которого соединен с седьмым выходом устройства и седьмым входом блока коммутации , восьмой вход которого соединен с вторым выходом первого формировател  сигналов управлени  обменом, выходы второго счетчика соединены соответственно с восьмым выходом устройства , дев тым входом блока.коммутации и п тым входом анализатора командной информации, шестой и седьмой входы которого соединены с вторыми выходами соответственно второго и третьего формирователей сигналов управлени  обменом, первый выход анализатора состо ний соединен с п тыми входами формирователей сигналов управлени  обменом и с третьими входами блоков адресации, первые выходы которых соединены с дес тым входом блока коммутации и вторым входом третьего регистра, другие входы которого соединены с вторыми выходами формирователей сигналов управлени  обменом, четвертые входы и вторые выходы блоков адресации соединены соответственно с.двенадцатым входом и дев тым выходом устройства , анализатор командной информации содержит три регистра, дешифратор , приоритетный узел, два элемента ИЛИ, шесть элементов И три элемента НЕ, причем первый и второй входы анализатора соединены соответственно с входами первого и второго элементов И и через третий и четвертый элементы И - с входами первого элемента ИЛИ, выход которого через соединенные последовательно первый регистр и дешифратор соединен с первым выходом анализатора, п тьш вход которого через второй элемент ИЛИ соединен с входом п того элемента И, с едьмой, шестой и четвертьй входы анализатора через первьй, второй и п тьй элементы И соответственно соединены.с входами второго регистра , выходы которого через соединенные последовательно приоритетный узел и третий регистр соединены вторым выходом анализатора, входами третьего и четвертого элементов И и через соответствующие элементы НЕс входами шестого элемента И, через

которьй третий вход анализатора соединен с входом первого регистра, первый формирователь сигналов управлени  обменом содержит два регистра, три триггера, два элемента ИЛИ,/ шесть элементов И, элемент задержки, причем первый вход формировател  соединен с входами первого и второго элементов И, п тьй вход формировател  соединен с входами третьего элемента И, первого регистра и первого элемента ИЛИ и через второй элемент ИЛИ - с входами первого и второго триггеров и второго регистра, вькод которого соединен с входами четвертого и п того элементов И, первого элемента ИЛИ и первого триггера, выходы которого непосредственно и через первый элемент-И соединены с входами третьего триггера, выход которого через соединенные последовательно элемент задержки и второй элемент И соединен с первым выходом .формировател , четвертый вход которого соединен с входом третьего элемента И и через шестой элемент И с входом второго элемента ИЛИ, третий вход формировател  соединен с входами первого регистра, шестого элемента И, первого триггера и второго триггера, выходы которого .соединены с входами четвертого и п того элементов И, выходы которых, первого и второго триггеров и второго регистра  вл ютс  вторым выходом формировател , второй вход которого  вл етс  входом второго регистра, выходы первого регистра, первого и второго элементов ИЛИ и третьего элемента И  вл ютс  третьим выходом формировател , второй и третий формирователи сигналов управлени  обменом содержат три регистра, два триггера , три элемента ИЛИ, дес ть элементов И, элемент НЕ, элемент задержки , причем первый вход формировател  через первый элемент И соединен с входом первого триггера и входом второго элемента И, выход которого соединен с первым выходом формировател  и входом первого регистра , второй вход формировател  соединен с входом третьего элемента И и через первьй регистр с входами четвертого элемента И, дес того

элемента И и второго регистра, один из выходов которого через третий эле мент И соединён с входом первого

триггера, выход которого через элемент задержки соединен с входом второго элемента И, третий вход формировател  соединен с входами третьего регистра, восьмого, шестого и седьмого элементов И, второго регистра и через второй триггер - с входами дес того триггера и четвертого элемента И, четвертый вход формировател  через восьмой и дев тый элементы И, через п тьй, шестой и седьмой элементы И соединены соответственно с входами первого, второго и третьего элементов ИЛИ, п тый вход формировател  соединен с входами третьего элемента ИЛИ и третьего регистра, второго триггера и через соответственно дев тый и п тый элементы И - с входами первого и второг элементов ИЛИ и через элемент НЕ - с входом первого элемента И, выход третьего элемента ИЛИ соединен с входами первого и второго регистров, выходы которых, третьего, четвертого и дес того элементов И, второго триггера соединены с вторым выходом формировател , третий вьрсод которого соединен с выходами третьего регистра и первого элемента И и всех элементов ИЛИ, анализатор состо ний содержит дев ть триггеров, п ть элементов ИЛИ, четьфе элемента И, элемент задержки, причем первьй вход анализатора соединен с входом первого элемента И и через второй элемент И - с входами третьего элемента И и первого триггера, выход которого через соединенные последовательно элемент задержки, третий элемент И, первый элемент ИЛИ и второй триггер соединен с входами третьего триггера и первого элемента И, выход которого через четвертый триггер соединен с входами соответственно второго элемента ИЛИ и четвертого элемента И, третий вход анализатора через соединенные последовательно п тый триггер и второй элемент ИЛИ соединен с входами второго элемента И и

2824

шестого триггера, выход которого соединен с входом третьего элемента ИЛИ и через соединенные последовательно четвертые элементы И и ИЛИ с входами третьего и седьмого триггеров , четвертый вход анализатора соединен с входами первого элемента ИЛИ и восьмого триггера, входы которого и шестого триггера соединены с восьмым входом анализатора, дев той, дес тый и.одиннадцатый входы анализатора соединены с входами первого элемента ИЛИ и через соединенные последовательно п тый элемент ИЛИ и дев тый триггер соединены с входом седьмого триггера и вторым выходом анализатора, дес тый и одиннадцатый входы которого соединены с входами первого, четвертого и п того триггеров и через третий элемент ИЛИ - с

- входами второго- и дев того триггеров, второй, п тый и шестой входы анализатора соединены с входами первого элемента ИЛИ, выходы второго элементов ИЛИ, шестого и восьмого триггеров  вл ютс  первым выходом анализатора , седьмой вход которого соединен с входом четвертого элемента ИЛИ, выходы которого и третьего элемента ИЛИ  вл ютс  третьим выходом анализатора, четвертый выход которого  вл етс  выходами третьего и седьмого триггеров, каждый блок адресации содержит два регистра, два элемента И элемент ИЛИ, причем четвертый вход блока через первый регистр соединен с первым выходом блока , первый вход которого соединен с входом второго регистра и через первый элемент И - с входом элемента ИЛИ, второй вход блока соединен с входами первого и второго элементов И, третий вход блока соединен с входом элемента ИЛИ и через втойые регистр и элемент И - с вто- рым выходом блока, выход элемента ИЛИ соединен с входом первого регистра и вторь1м выходом блока. 1 Изобретение относитс  к вычислительной технике и может быть исполь зовано при создании ЦВМ повышенной надежности, имеющих возможность работы в вычислительных комплексах, состо щих из нескольких параллельно работающих ЦВМ, Известно устройство дл  сопр жени , содержащее подканалы абонента блок приоритета, блок синхронизации , регистр готовности программы, коммутатор информации, блок контрол  по модулю, два регистра неисправ ности, три элемента ИЛИ, блок элементов ИЛИ, триггер неисправности передачи и регистробмена, первые вход и выход которого  вл ютс  соот ветственно первыми информационными входом и вьибодом устройства, блок управлени  обменом, первые вход и выход которого  вл ютс  соответственно первыми управл юпц1ми входом и выходом устройства, а вторые вход и выход подключены соответственно к первым выходу и входу-блока синхрон зации, второй и третий выходы которого соответственно подключены к пе вым входам подканалов абонента и управл ющему входу блока приоритета , входы запросов и выходы разреше ни  которого соединены соответственно с первыми выходами и вторыми входами соответствующих подканалов абонента, третьи входы которьк подключены к управл ющим выходам регистра Готовности программы, подклю ченного информационными входами и выходами соответственно к вторым выходу и входу регистра обмена, а управл ющим входом - к четвертому выходу блока .синхронийации, п тьй выход которого соединен с третьим входом блока контрол  по модулю, подключенного первым входом и выходом соответственно к третьим выходу и входу регистра обмена, а вторым входом - к третьему выходу блока управлени , четвертый выход которого подключен к п тому входу регистра обмена, четвертые выход и вход которого соединены соответственно с информационными входом и выходом коммутатора информации, упра л ющий вход которого подключен к шестому выходу блока синхронизации J. выходы и входы группы информацио ных входов и выходов и входы группы ад ресньк входов соединены соответствен 4 с четвертыми входами, вторыми и третьи-ми выходами соответствующих подканалов абонентов, информационные входы и выходы и управл ющие входы и выходы которых  вл ютс  соответственно вторыми информационнь1ми входами и выходами устройства, а каждый подканал абонента содержит узел управлени , регистр служебных сигналов , первые вход и выход которого соединены соответственно с первыми выходом и входом узла управлени , а вторые выход и вход  вл ютс  соответственно управл ющими выходом и входом подканала, коммутатор типа передачи , первые вход и выход которого соединены соответственно с первым входом и выходом регистра обмена подканала, а вторые вход и выход  вл ютс  соответственно информационными входом и выходом подканала, вторые вход и выход регистра обмена  вл ютс  соответственно четвертьм входом и вторым вьпсодом подканала , элемент И, первый вход которого  вл етс  третьим входом подканала , а выход соединен с вторым вхо-дом узла управлени , третий и четвертьй выходы которого соединены соответственно с третьими входами KOI мутатора типа передачи и регистра обмена подканала, а п тьш выход - с третьим выходом подканала, триггер готовности, соединенньй входом и выходом соответственно с щестым выходом узла управлени  и с перрым выходом подканала, и элемент ИЖ, входы которого  вл ютс  соответственно первым и вторым входами подканала , а выход соединен с вторым входом элемента И jj . Недостатком известного устройства  вл етс  то, что в нем не предусмотрена аппаратна  реакци  на вы вленные сигналы неисправности и, в частности, отсутствуют аппаратные возможности исключени  из состава устройства неисправных узлов устройства и подканалов обмена дл  предотвращени  последствий сбо . Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  обмена информациейi содержащее анализатор командной информации , первый - третий входы которого соединены соответственно с первым - третьим входами устройства, четвертый вход которого соединен с . четвертым входом анализатора командной информации и первыми входами анализатора состо ний и трех формиро вателей сигналов управлени  обменом, первые выходы которых через первый счетчик соединены с вторым входом анализатора состо ний, с третьего по шестой входы которого соединены с п того по восьмой входами устройства соответственно, первьй выход анализатора состо ний соединен с входом генератора импульсов, первый выход анализатора командной информации соединен с первым входом блока коммута ции, второй и третий входы которого соединены с вторыми выходами второго и третьего формирователей сигналов управлени  обменом, первьй регистр, выход которого соединен с четвертым входом блока коммутации и первым выходом, устройства, второй выход коi торого  вл етс  выходом блока коммутации , второй и третий выходы соответственно первого - третьего формирователей сигналов управлени  обмено  вл ютс  третьим - п тым выходами устройства соответственно, дев тый одиннадцатый входы устройства соединены с вторыми входами соответственн первого - третьего формирователей сигналов управлени  обменом, блок адресации 2 . Недостатком устройства  вл етс  низка  достоверность обмена информацией ввиду отсутстви  контрол  передачи информации по каналам межмашинного обмена, обмена параллельным и ,последовательным кодами и отсутст:вие аппаратных средств контрол  отдельных блоков и устройства в целом. Цель изобретени  - повьш1ение надежности . Поставленна  цель достигаетс  тем,, что в устройство дл  обмена информацией , содержащее анализатор командной информации, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим входами устройства, четвертый вход которого соединен с четвер- 50 с

тым входом анализатора командной информации и первыми входами анализатора состо ний и трех формирователей сигналов управлени  обменом, первые выходы которых через первьй счетчик соединены с вторым входом а 1ализатора состо ний, с третьего по шестой входы которого соединены

вторые выходы первого, второго и третьего формирователей сигналов управлени  обменом соединены соответственно с дев тым, дес тым и одиннадцатым входами анализатора состо ний , четвертьй выход которого соединен с седьмым выходом устройства и седьмым входом блока коммутации. 244 с п того по восьмой входами устройства соответственно, первый выход анализатора состо ний соединен с : входом генератора импульсов первый выход анализатора командной информации соединен с первым входом блока коммутации, второй и третий входы которого соединены с вторыми выходами второго и третьего формирователей сигналов управлени  обменом, первый регистр, выход которого соединен с четвертым входом блока коммутации и первым выходом устройства, второй выход которого  вл етс  выходом блока коммутации, второй и третий выходы соответственно первого, второго и третьего формирователей сигналов управлени  обменом  вл ютс  третьим, четвертым и п тым выходами устройства соответственно,, дев тьй, дес тьй и одиннадцатьй входы устройства соединены с вторьми входами соответственно первого, второго и третьего формирователей сигналов управлени  обменом, блок адресации, введены два регистра, счетчик и дополнительные блоки адресации, причем первый выход анализатора командной информации соединен с входом первого регистра , седьмым входом анализатора состо ний, первым входом второго счетчика, первыми входами блоков адресации и третьими входами формирователей сигналов управлени  обменом, второй выход анализатора командной информации соединен с вторым входом второго счетчика и через генератор импульсов с четвертыми входами формирователей сигналов управлени  обменом , вторыми входами блоков адресации и восьмым входом анализатора состо ний , второй выход которого  вл етс  шестым выходом устройства., а . третий вькод соединен с входами счетчика и второго регистра и с первым входом третьего регистра, выход которого соединен с входом первого счетчика, п тым входом блока коммутации и через второй регистр шестым входом блока коммутации. в.осьмой вход которого соединен с вторым выходом первого формировател  сигналов управлени  обменом, вы ходы второго счетчика соединены соо ветственно с восьмым выходом устрой ства, дев тым входом блока коммутации и п тым входом анализатора командной информации, шестой и седьмо входы которого соединены с вторыми выходами соответственно второго и третьего формирователей сигналов управлени  обменом, первый выход ан лизатора состо ний соединен с п тым входами формирователей сигналов управлени  обменом и с третьими входами блоков адресации, первые вы ходы которых соединены с дес тым входом блока коммутации и вторым входом третьего регистра, другие входы которого соединены с вторыми вькодами формирователей сигналов управлени  обменом, четвертые входы и вторые вькоды блоков адресации соединены соответственно с двенадцатым входом и дев тым выходом устройства , что анализатор командной информации содержит три perHCTpaj д шифратор, приоритетный узел, два эл мента ИЛИ, шесть элементов И, три элемента НЕ, причем первый и.второй входы анализатора-соединены соответственно с входами первого и вто рого элементов И и через третий и четвертый элементы И - с входами первого элемента ИЛИ, выход которо го через соединенные последователь первый регистр и дешифратор соединен с первым выходом анализатора, п тый вход которого через второй элемент ИЛИ соединен с входом п то го элемента И, седьмой, шестой и четвертый входы анализатора через первьй, второй и п тьй элементы И соответственно соединены с входами второго регистра, выходы которого через соединенные последовательно приоритетньш узел и третий регистр соединены с вторым выходом анализа тора, входами третьего и четвертог элементов И и через соответствующи элементы НЕ - с вхюдами шестого элемента И, через который третий вход анализатора соединен с входом первого регистра, первый формирова тель сигналов управлени  обменом с держит два регистра, три триггера, два элемента ИЛИ, шесть элементов элемент задержки, причем первый 8246 вход формировател  соединен с входами первого и второго элементов И, п тьм вход формировател  соединен с входами третьего элемента И, первого регистра и первого элемента ИЛИ и через второй элемент ИЛИ - с входами первого и второго триггеров и второго регистра, выход которого соединен с входами четвертого и п того элементов И, первог.о элемента ИЛИ и первого триггера, выходы которого непосредственно и через первый элемент И соединены с входами третьего триггера, выход которого через соединенные последовательно элемент задержки и второй элемент И соединен с первым выходом формировател , четвертьш вход которого соединен с входом третьего элемента Ни через шестой элемент И - с входом второго элемента {-ШИ, третий вход формировател  соединен с входами первого регистра , шестого элемента И, первого триггера и второго триггера, выходы которого соединены с входами четвертого и п того элементов И, выходы которых , первого и второго триггеров и второго регистра  вл ютс  вторым выходом формировател , второй вход которого  вл етс  входом второго ре-, гистра, выходы первого регистра, первого и второго элементов ИЛИ и третьего элемента И  вл ютс  третьим выходом формировател , второй и третий формирователи сигналов управлени  обменом содержат три регистра, два триггера, три элемента ИЛИ, дес ть элементов И, элемент НЕ, элемент задержки, причем первый вход формировател  через первый элемент И соединен с входом первого триггера и входом второго элемента И, выход которого соединен с первым выходом формировател  и входом первого регистра , второй вход формировател  соединен с входом третьего элемента И и через первьй регистр с входами четвертого элемента И, дес того элемента И и второго регистра, один из выходов которого через третий элемент И соединен с входом первого триггера, выход которого через элемент задержки соединен с входом второго элемента И, третий вход формировател  соединен с входами третьего регистра, восьмого, шестого и седьмого элементо з И, второго регистра и через второй триггер - входами дес того триггера и четвертого элемента И, четвертый вход формировател  чере восьмой и дев тый элементы И, через п тый, шестой и седьмой элементы И соединены соответственно с входами первого, второго и третьего элементов ИЛИ, п тый вход формировател  соединен с входами третьего элемента ИЛИ и третьего регистра, второго триггера и через соответственно дев тый и п тый элементы И - с входами первого и второго элементов ИЛИ, и через элемент НЕ - с входом первого элемента И, выход третьего элемента ИЛИ соединен с входами первого и вто- IS рого регистров, выходы которых, третьего, четвертого и дес того элементов И, второго триггера соединены с вторым выходом формировател , третий выход которого соединен с выходами третьего регистра и первого элемента И и всех элементов ИЛИ, анализатор состо ний содержит дев ть триггеров, п ть элементов ИЛИ, четыре жлемента И, элемент задержки причем первый вход анализатора соеди нен с входом первого элемента И и через второй элемент И - с входами третьего элемента И и первого триггера , выход которого через соединенные последовательно элемент задержки , третий элемент И, первый элемент ИЛИ и второй триггер соединен с входами третьего триггера и первого элемента И, выход которого через чет вертый триггер соединен с входами соответственно второго элемента ИЛИ и четвертого элемента И, третий вход анализатора через соединенные последовательно п тый триггер и второй элемент ИЛИ соединен с входами второго элемента И и шестого триггера, выход которого соединен с входом третьего элемента ИЛИ и через соединенные последовательно четвертые элементы И и ИЛИ - с входами третье го и седьмого триггеров, четвертый вход анализатора соединен с входами первого элемента ИЛИ и восьмого триггера, входы которого и шестого триггера соединены с восьмым входом анализатора, дев тый, дес тый и одиннадцатый входы анализатора соединены с входами первого элемента ИЛИ и через соединенные последовательно п тый элемент ИЛИ и дев тый триггер соединены с входом седьмого триггера и вторым выходом анализатоИ 48 ра, дес тый и одиннадцатый входы которого соединены с входами первого , четвертого и п того триггеров и через третий элемент ИЛИ - с входами второго и дев того триггеров, второй, п тый и шестой входы анализатора соединены с входами первого, элемента ИЛИ, выходы второго элементов ИЛИ, шестого и восьмого триггеров  вл ютс  первым выходом анализатора , седьмой вход которого соединен с входом четвертого элемента ИЛИ, выходы которого и третьего элемента ИЛИ  вл ютс  третьим выходом анализатора , четвертый выход которого  вл етс  выходами третьего и седьмого триггеров, каждый блок адресации содержит два регистра, два элемента И, элемент ИЛИ, причем четвертый вход блока через первьй регистр соединен с первым выходом блока, первый вход которого соединен с входом второго регистра и через первый элемент И - с входом элемента ИЛИ, второй вход блока соединен с входами первого и второго элементов И, третий вход блока соединен с входом элемента ИЛИ и через вторые регистр и элемент И - с вторым выходом блока, выход элемента ИЛИ соединен с входом первого регистра и вторым выходом блока. На фиг.1 представлена блок-схема устройства дл  обмена информацией; на фиг.2 - функциональна  схема анализатора командной информации на фиг.3 - функциональна  схема анализатора состо ний, на фиг.4 функциональна  схема второго и третьего формирователей сигналов управлени  обменом, на фиг.5 - функциональна  схема первого формировател  сигналов управлени  обменом, на фиг.6 функциональна  схема блока адресации. Устройство (фиг.1) включает анализатор 1 командной информации, генератор 2 импульсов, первый регистр 3, второй счетчик 4, первый счетчик 5, первый формирователь 6 сигналов управлени  обменом, анализатор 7 состо ний , два идентичных формировател  8 и 9 сигналов управлени  обменом, второй регистр 10, третий регистр 11, б.лок 12 коммутатора и группу блоков адресации. Анализатор 1 командной информации (фиг.2) содержит регистры 14, 15, риоритетный узел 16, шесть элементов И. 17-22, два элемента ИЛИ 23, 24, три элемента НЕ 25-27, регистр 28, дешифратор 29. Анализатор состо ний (фиг.З) содержит п ть элементов ИЛИ 30-34, дев ть триггеров 35-43, четыре элемента И 44-47 и элемент задержки 48. Второй и третий формирователи 8 и 9 сигналов управлени  обменом (фиг.4) содержат три регистра 49-51, два триггера 52, 53, три элемента ИЛИ 54-56, дес ть элементов И 57-66, элемент задержки 67 и элемент НЕ 68. Первый формирователь 6 сигналов управлени  обменом (фиг,5) содержит два регистра 69, 70, три триггера 71 73, элемент И 74, элемент ИЛИ 75, п ть элементов И 76-80, элемент задержки 81 и элемент ИЛИ .82. Блок () адресации (фиг.6) содержит два регистра 83, 84, два элемента И 85, 86 и элемент ИЛИ 87. Устройство работает следующим образом . Устройство должно обеспечить управление и контроль ЦВМ, имеющей в составе два процессора (ОП и 1П), процессор обмена (ПО), группу устройств пам ти (). Одной из основных задач предлага емого устройства  вл етс  управление реакцией на сигналы аппаратного контрол  (САК) устройств ЦВМ. Возможны два варианта реакции. Первый предпо лагает аппаратурную изол цию активн го абонента (ОП, 1П, ПО) от остальных устройств дл  предотвращени  рас пространени  последствий неисправно ти и формирование сигналов прерывани  процессоров. Дл  использовани  первого варианта необходима работоспособность операционной системы (ОС), в тех же случа х, когда это требование не выполн етс , восстановление ЦВМ начинаетс  с аппаратной инициализации перезагрузки ОС с внешних запоминающих устройств (маг нитных дисков). Дл  текущих программ выполн емых активными абонентами, вводитс  признак ОС, фиксируемый на триггерах 53 второго и третьего фор мирователей 8 и 9 сигналов управлени  обменом и триггера 71 первого формировател  6 сигналов управлени  обменом. Нулевое значение признака указывает на то, что программа не затрагивает программньй код и данны ОС, и следовательно, САК данного аб нента не приведет к потере работоспособности ОС. Наоборот при единич ном состо нии признака САК активных абонентов сформированные с учетом САК работавшей с ними пам ти с выходов второго и третьего формирователей 8 и 9 сигналов управлени  обменом и первого формировател  6 сигналов управлени  обменом поступают в анализатор 7 состо ний на второй, четвертый и п тый входы элемента ИЛИ 32, если они сформированы при единичном значении признака ОС соответствующих активных абонентов, или в противном случае на входы элемента ИЛИ 33, выходной сигнал которого устанавливает триггер 42 в единичное состо ние , которое в виде сигнала прерьюани  поступает в оба процессора ЦВМ и, кроме того, переводит в единичное состо ние триггер 43, выходной сигнал которого по .выходным шинам устройства поступает на панель индикации пульта управлени  (ПУ) ЦВМ и в устройство управлени  вычислительным комплексом, которое отключает неисправную ЦВМ. Информаци , уточн юща  устройство источник САК, фиксируетс  в третьем регистре 11, с выхода которого переписываетс  на . второй регистр 10. При срабатывании элемента Ш1К 32 сигналом с его выхода устанавливаетс  в единичное состо ние триггер 40 и затем триггер 41, выходной сигнал koToporo по выходным шинам устрбйства поступает на панель индикации ПУ ЦВМ и в устройство управлени  вычислительным комплексом. Дл  устранени  данного типа неисправности требуетс  выполнить перегрузку операционной системы, котора  начинаетс  этапом аппаратной начальной загрузки программы . При единичном состо нии триггера 40 с приходом внешнего периодического сигнала по шине четвертого входа устройства на вход анализатора 7 состо ний срабатьгоает элемент И 44, устанавлива  триггер 36 признака аппаратной загрузки программ. Прив зка моментов инициализации аппаратной загрузки.программ к периоду следовани  некоторого сигнала, но-первых, позвол ет корректным образом организовать работу канала процессора обмена с ВУ типа магнитных дисков и, во-вторых, определенное прем  между попытками восстановлени  .1 ет повысить достоверность итерпретации сбоев и отказов аппаратуры. Аппарат на  загрузка пррграмм начинаетс  с приведени  в исходное состо ние устройства ЦВМ, дл  чего через элемент ИЛИ 30 устанавливаетс  триггер 37, с выхода которого сигнал начальной установки по шине первого выхода анаци затора 7 состо ний раздаетс  на второй и третий формирователи 8 и 9 сиг налов управлени  обменом, первый фор мироватепь 6 сигналов управлени  обменом , группу блоков 13f-13f, адресации и запускаетс  генератор 2 импульсов сигналов с выхода элемента ИЛИ 30. В конце цикла начальной установки с выхода элемента И 74 тактовьм импульсом (четвертый вход первого формировател  6) по шине третьего выхода первого формировател  6 сигналов управлени  обменом и далее по шине третьего выхода устройства в процессор обмена выдаетс  сигнал запуска на начальную загрузку программ. В анализатор состо ний 7 последним тактовым импульсом (шина восьмого входа анализатора) сбрасываетс  триггер 37. Процессор обмена в случае успешного завершени  считьюани  массива данных в оперативную пам ть вьщает сигнал завершени , поступаювдй по шине шестого входа устройства и через первый вход анализатора 7 на установку в единичное состо ние триггера 38 признака начального пуска, выход которого по ши не первого выхода анализатора 7 поступает на п тые входы второго и третьего формирователей 8 и 9 дл  формировани  по тактовому импульсу (четвертый вход формирователей 8 И 9) сигналов запуска процессоров через элементы И 60, ИЛИ 55, шину третьего выхода формирователей 8 и 9 и далее по шинам четвертого и п того выходов устройства на выполнение программ, начина  с некоторого фиксированного адреса начального пуска, что обеспечиваетс  соответствующей комбинацией сигналов на шинах четвертого и п того выходов устройства . Генератор 2 импульсов дл  формировани  временной диаграммы цикла пуска процессоров запускаетс  сигналом с выхода триггера 38 по шине первого выхода анализатора 7, Триггеры 40, 42 и третий регистр 11 образуют исполнительный уровень, т.е. их состо ние формирует управл ющие сигналы реакции на неисправность, тогда как триггеры 41, 43 и второй регистр 10 образуют индикационный уровень, т.е. их состо ние лишь информирует оператора ЦВМ и устройство управлени  вычислительным комплексом о факте фиксации неисправности данного типа и может не сбрасыватьс  до тех пор, пока программноаппаратными средствами не будет прин то решение об устранении сбо  и переходе ЦВМ к продолжению работ, прерванных аппаратной неисправностью . Аналогично выполн етс  этап начальной загрузки программ при инициализации его сигналами с ПЦ ЦВМ , или дистанционного ПУ вычислительного комплекса, поступающими по шинам шестого входа устройства и первого входа анализатора 7 состо ний на установку триггера 35, с выхода которого через элемент ИЛИ 30 устанавливаетс  триггер 37. Отличи  состо т в том, что на этапе начальной установки обнул ютс  не только триггеры 40, 42 и третий регистр 11 сигналом с выхода элемента ИЛИ 31 и шине третьего выхода анализатора, но и второй регистр 10 и триггеры 41, 43 индикационного уровн  сигналом элемента И 47, второй вход которого открьшаетс  единичным состо нием инверсного выхода триггера 36, и элемента ИЛИ 34 и шине третьего выхода анализатора. Контроль вьшолнени начальной загрузки программ (НЭП) выполн етс  схемой, состо щей из элементов И 45, 46, триггера 39 и элемента задержки 48. При единичном состо нии триггера 35 или 36 сигнал с выхода элемента ИЛИ 30 открывает второй вход элемента И 45 и пропускает внешний периодический сигнал (ВЦС) с шины четвертого входа устройства через первый вход анализатора, 7 состо ний и элемент И 45 на установку в единичное состо ние триггера 39 по его третьему ь входу. Если к приходу следующего ВПС триггеры 35, 36 и 39 не будут переведены в нулевое осто ние, то с выхода элемента И 46 второй вход которого в этот момент ткрыт единичным состо нием триггера 9 с элемента задержки 48, выдаетс  игнал, поступающий на восьмой 13 вуод элемента ИЛИ 32, выход которого устанавливает триггер 40, управл ющий повторением этапа начальной загрузки программ. Величина задержки элемента 48 выбираетс  больше длительности ВПС, что исключает срабатьшание элемента И 46, при про хождении первого ВПС через элемент И 45. При нормальном вьшолнении этапа НЗП процессор обмена должен загрузить программу в оперативную пам ть и процессоры, начав выполнение этой программы, должны за врем  меньшее периода следовани  ВПС выдать сигналы, которые через дес тьй и одиннадцатый входы анализатора 7 состо ний поступают на третий и чет вертьй входы триггера 35 и первые и вторые входы триггеров 36 и 39 и пе ревод т из в нулевое состо ние, тем самым прекраща  аппаратный временньй контроль этапа НЗП, позвол ющий контролировать как работоспособность аппаратуры, так и правильность вьтолнени  программы. Дл  обеспечени  программного доступа к регистрам и отдельным триггерам устройство принимает от каждого процессора командное слово содержащее код операции и информационную часть, сопровождение сигналом запроса (по шинам первого и вто рого входов устройства на первый и .второй входы анализатора 1 командной информации). Дл  исключени  ко фликтных ситуаций при одновременном обращении двух процессов к устройству предназначена схема очереди, содержаща  регистр 14 фиксации запросов , приоритетный узел 16 и регистр 1-5 исполнительного уровн . Кроме запросов процессоров на схем очереди поступает ивнешний периодический сигнал (ВПС) (по шине четвертого входа устройства и четвертого входа анализатора 1 команд ной информации), по которому произ водитс  модификаци  текущего значени  счетчиков 4. Это сделано дл  исключени  неопределенности при считывании процессором текущего значени  счетчика 4 в момент модификации этого же значени  пришедши ВПС, так как эти событи  асинхронн и независимые. Командные слова через пер.выс вх ды элементов И 17 или И 18 в зависимости от состо ни  первого и вто 4 рого выходов регистра 15 через элемент ИЛИ 24 поступают на первый регистр 28 и далее на дешифратор 29, выходы которого по шинам первого выхода анализатора Г командной информации управл ют приемом содержимого информационной части командного слова в соответствующий регистр при задании в коде операции записи или выдачей данных с соответствующего регистра на блок 12 коммутатора при задании и коде операции считьгоани . Сигналы запросов, сопровождающие командные слова процессоров , через первые входы элементов И 20 или И 21 при наличии на вторых входах этих элементов разрешающих сигналов с первых выходов регистров 50 второго и третьего формирователей 8 и 9 сигналов управлени  обменом (входы два и три анализатора 1) поступают на второй регистр 14, выходы которого  вл ютс  входами приоритетного узла 16, реализованного на элементах И, НЕ и обеспечивающего на своих выходах по вление только одного из одновременно пришедиих запросов, который и фиксируетс  на третьем регистре 15 J. исполнительного уровн , сигналами с, выхода которого по шинам второго выхода анализатора 1 производитс  запуск генератора 2 импульсов. I На третий вход второго регистра 14 принимаетс  ВПС модификации текущего состо ни  счетчиков 4, используемых дл  задани  интервалов времени каждому процессору, в частности , в программах ОС, обрабатывающих прерывани  по сигналам аппаратного контрол  дл  разделени  сбоев и отказов оборудовани  по временному критерию; Засылка начального значени  счетчиков обеспечиваетс  при вьтолнении команды-типа Записать процессором , признак которой с выхода дешифратора 29 поступает на первый вход счетчика 4, при этом информационна  часть команды заноситс  в счетчик . Одновременно с этим в счетчике 4 устанавливаетс  признаки значимости , сигнализирующие по шинам второго выхода счетчика 4 о наличии информации в счетчике соответствующего процессора. Зан тие схемы очереди ВПС выполн етс  только при наличии информации хот  бы в счетчике одного процессора, что обеспечиваетс  элементом ИЛИ 23, входами которого  вл  ютс  шины первого входа анализатора 1, а на выходе формируетс  разрешающий сигнал дл  прохождени  на схему очереди ВПС через элемент И 22, При этом по каждому ВПС производитс  вычитание 1 из текущего значени  счетчиков процессоров сигналом с третьего выхода регистра 15, поступающим в счетчик 4 через его второй вход. При исчерпании интервала времени , заданного значением счетчика процессора, на первом выходе счетчика 4 по вл етс  сигнал, по .шине вось мого выхода устройства вьщаваемый в соответствующий процессор, кроме того, этим же сигналом сбрасываетс  признак значимости, относ щийс  к счетчику данного процессора. Дл  обеспечени  оперативной информационной св зи с устройством управлени  вычислительным комплексом (УУВК), в состав которого входит данна  ЦВМ, в предлагаемое устройство введен первый регистр 3,выход которого через шины первого выхода устройртва св зан с УУВК. Структура передаваемых через этот регистр данных формируетс  программными-сред- ствами. Засылка данных в регистр 3 обеспечиваетс  при вьшолнении любым Процессором ЦВМ команды типа Записать , признак которой с выхода дешифратора 29 поступает на вход первого регистра 3 и при этом в него записываетс  информационна  часть команды. С целью обеспечени  программного тестировани  аппаратуры устройств, вход щих в состав ЦВМ, дл  каждого из устройств введена возможность функционировани  в двух различных ре жимах Работа и Тест, причем в : режиме Тест обеспечиваетс  програм мна  проверка и схем контрол , что повьш1ает достоверность их дальнейшего функционировани . Режим работы устройства ЦВМ задаетс  формировате- л ми 6, 8, 9 сигналов згправлени  об меном и блоками адресации. Режим работы с первого и второго регистра 49, вьздаваемые в пр цессоры по шинам третьего выхода второго и третьего формировател  8 и 9 и далее по шинам четвертого и п того выходов устройства, могут бы сформированы как аппаратно сигналами шин п того входа формирователей 8 и 9 с триггеров 37 и 38, так и программно по сигналам дешифратора 29 (шины третьего входа формирователей 8 и 9), а устанавливаемый при этом режим задаетс  значени ми разр дов информационной части команды. I Вькодные сигналы регистра 50 обеспечивают возможность раздельного управлени  доступом процессора: к оперативной пам ти - этот признак с третьего выхода регистра 50 по шине второго выхода формирователей 8 и 9 и далее по шинам четвертого и п того выходов устройства поступает в коммутатор ЦВМ, где нулевым своим значением блокирует прием запросов данного процессора к устройствам пам ти, тем самым исключа  возможность изменени  содержимого оперативной пам ти программой данного процессора; к процессору обмена - этотпризнак с второго выходы регистра 50 поступает по шинам четвертого и п того выходов устройства в процессор обмена, где нулевым своим значением блокирует прием запросов данного процессора к процессору обмена, тем самым исключа  возможность управлени  вводом-выводом программами данного процессораJ к самому устройству управлени  и контрол  - этот признак с первого выхода регистра 50 поступает в анализатор 1 командной информахщи, где нулевым своим состо нием блокирует прием команд данного процессора и на первый вход элемента И 64, управл ющего приемом программно формируемых процессором приказов, исключа  тем самым возможность управлени  устройством со стороны данного процессора . Установка разр дов регистра 50 в единичное состо ние производитс  сигналом начальной установки данного процессора с выхода элемента ИЛИ 56 по первому его входу сигналом триггера 37 (шина п того входа формирователей 8 или 9) или по второму его входу сигналом элемента И 61, открываемого выходом дешифратора 29 (шина третьего входа формирователей 8 или 9) по тактовому импульсу генератора 2 (шина четвертого входа формирователей 8 и 9), в нулевое состо ние - обобщенным сигналом аппаратного контрол  процессора с выхода регистра 51, а программное правление регистром 50 осуществл етeg сигналами дешифратора 29 (шины третьего входа формирователей 8 и 9) при этом записываемые значени  разр  дов регистра определ ютс  информационной частью команды. Сигналы аппаратного контрол  процессора поступают по шинам дес того и одиннадцатого входов устройства и далее по шинам второго входа формирователей 8 или 9 на регистр 51, с вькода которого обобщенный сигнал по шине второго выхода формировател  8 или 9 поступает на третий регистр 11 и в зависимости от состо ни  триггера 52 признака ОС через элементы И 62 или И 63 формиру ет сигнал на шинах второго выхода формировател  в анализатор 7 состо ний . При единичном состо нии триггер 53 срабатывает элемент И 61, при ну.левом состо нии - элемент И 63, второй вход которого открываетс  инверс ным выходом триггера 53. Установка триггера 53 в единичное состо ние выполн етс  сигналом триггера 37 на этапе начальной установки устройства ЦВМ, а программное управление осуществл етс  сигналами вькодов дешифратора 29 (шины третьего входа формиро вател  8 или 9), причем устанавливаемое состо ние триггера 53 определ етс  значением информационной части команды. В формировател х 8 и 9 формируютс  и выдаютс  в процессоры по шинам третьего выхо.а формировател  с выходов элементов ИЛИ. 54-56 три управл юш;их сигнала, комбинаци  позвол ет осуществить внешнее управление запуском процессора на вьшолнение программ, начина  с трех различных фиксированных адресов. Первый из этих сигналоь выполн ет начальную установку схем процессора и формируетс  по первому входу элемента ИЛИ 56 при единичном состо нии триггера 37 (шина п того входа форми ровател ) или по второму входу элемента иЛи 56 при программной начальной установке, задаваемой выходом злемерта И 61, срабатывающего от сиг налов дешифратора 29 (шина третьего входа формировател ) в момент поступ лени  на его первьй вход тактового импульса по шине четвертого входа формировател . Второй управл ющий сигнал с элемента ИЛИ 54 формируетс  по первому его входу через элемент 1 4 18 И 58 сигналом триггера 38 (шина п того входа формировател ) в момент тактового импульса или по второму входу элемента ИЛИ 54 выходом элемента И 57, первый вход которого шиной третьего входа формировател  подключен к выходу дешифратора 29, а второй вход шиной четвертого входа формировател  соединен с генератором 2 импульсов . Третий управл ющий сигнал выполн ет соответственно пуск процессора И формируетс  по второму входу элемента ИЛИ 55 через элемента И 60 выходом триггера 38 в момент тактового импульса генератора 2 или по первому входу элемента ИЛИ 55 через элемент И 59 выходом дешифратора 29 в момент тактового импульса генератора 2. При этом обеспечиваетс  йозможность как аппаратного формировани  комбинации указанных трех управл ющих сигналов, так и программного при выполнении предлагаемым устройством команд, поступающих от какого-либо процессора. Одна из составл ющих сигнала аппаратного контрол  процессоров формируетс  в формировател х 8 и 9 на выходе элемента И 65 схемой, включающей, кроме того, элемент И 66, триггер 52, элемент задержки 67 и элемент НЕ 68. Данна  схема контролирует реакцию процессора на внешний периодический сигнал (ВПС) логического прерывани , причем врем  реакции должно быть не более периода следовани  этого сигнала. Схема работает следующим образом. ВПС, поступающий в устройство по шине четвертого входа на первые входы формирователей 8 и 9 через элемент И 66, устанавливает в единичное состо ние триггер 52. и вьщаетс  в виде сигнала прерывани  в процессор по шине третьего выхода формировател  и далее по шинам четвертого и п того выходов устройства. Если к моменту прихода следующего ВПС процессор не выполнил обработку прерывани  по предьщущему сигналу, признаком чего  вл етс  сигнал на шине второ- , го входа формировател , поступающий от процессоров по шинам дес того и одиннадцатого входов устройства и обнул ющий через элемент И 64 триггер 52 по его второму входу, то по вл етс  сигнал на выходе элемента И 65, первый вход которого в этот момент открыт сигналом с выхода элемента И 66, а второй - единич ным состо нием выхода триггера 52, поступающим через элемент задержки 67. Величина задержки элемента 67 выбрана большей длительности ВПС, ч не позвол ет сработать элементу И 65 по приходу первого ВПС, Кроме фиксации в регистре 51, этот сигнал аппаратного контрол  поступает через первый выход формирсгвател  на третий иди четвертьй входы первого счетчика 5, увеличива  на единицу его показани . Работа данной схемы блокируетс  на этапе начальной загрузки программ, признак которого с элемента ИЛИ 30 по шине п того входа формировател  поступает на элемент НЕ 68 и закрывает второй вход элемента И 66, прекраща  прием ВПС. Необходимо отметить, что данна  схема позвол ет контролировать как работоспособность аппаратуры, так и программы, выполн емых процес сорами . , Режимы работы процессора обмена на первом и втором выходах регистра 69 могут быть сформированы как аппа ратно сигналами по шинам п того вхо да формировател  6 сигналов управлени  обменом с триггеров 37 и 38, так и программно по сигналам дешифр тора 29 (шины третьего входа формиро вател  б), причем в этом случае уста навливаемый режим задаетс  значени  ми разр дов информационной части ко манды. Регистр 70 управл ет доступом процессора обмена к оперативной пам ти этот признак по шине второго выхода формировател  6 и далее по пшне третьего выхода устройства поступает в коммутатор ЦВМ, где нулевым своим значением блокирует прием запросов процессора обмена к устрой ствам оперативной пам ти, тем самым исключа  возможность модификации ее содержимого программами ввода-вы вода. Установка регистра 70 в единичное состо ние производитс  сигна лом начальной установки процессора обмена с выхода элемента ИЖ 82, на первый вход которого поступает сигнал с триггера 37, а второй вход обеспечивает программное,формирование этого сигнала выходами дешифратора 29 (шина третьего входа формировател  6) в момент тактового им1 420 пульса генератора 2 (шина четвертого входа формировател  6) через элемент И 76. Кроме того, сигнал начальной установки процессора обмена обеспечивает установку в единичное состо ние триггера 71 признака ОС по второму его входу, сброс регистра 70 по первому его входу и по шине третьего выхода формировател  6 и далее по шине третьего выхода устройства вьщаетс  в процессор обмена дл  приведени  его схем в исходное состо ние. Программное управление состо нием регистра 70 обеспечиваетс  сигналом, поступающим на первый его вход с дешифратора 29, при этом устанавливаемое значение задаетс  значением разр дов информационной части команды. Программное управление состо нием триггера 71 обеспечиваетс  сигналом, поступающим на пер вый его вход с выхода дешифратора 29, при этом устанавливаемое значение задаетс  значением разр да информационной части команды. Сигналы аппаратного контрол  процессора обмена по шинам дев того входа устройства и шинам второго входа формировател  6 поступают на группу входов регистра 70, с выхода которого обобщенный сигнал по шине второ- го выхода формировател  6 поступает на второй вход третьего регистра 11, и, кроме того, в самом формирователе 6: на входы элементов И 79, 80, с выходов которых формируютс  сигналы аппаратного контрол  с учетом признака ОС процесса обмена (триггер 71), при единичном состо нии триггера 71 срабатывает элемент И 79, при нулевом состо нии - элемент И 80, открываемый единичным состо нием инверсного выхода триггера 71, сигналы с выходов элементов И 79, 80 по шинам второго выхода формировател  6 поступают через дев тьй вход в анализатор 7 состо ний на элементы ИЛИ 32 и 33, на третий вход регистра 70 и переводит его в нулевое состо ние, тем самым изолиру  процессор обмена от оперативной пам ти, на элемент ИЛИ 75, по выходному сигналу которого процессор обмена разрьгаает логическую св зь с подключенными к нему в данный момент внешними устройствами . Дл  процессора обмена формируетс  ременной сигнал аппаратного контрол , фиксирующий врем , в течение которого процессор обмена отключен от оперативной пам ти, признаком чего  вл етс  нулевое состо ние регистра 70. После установки в нулевое состо ние регистра 70 первьй пришедший временной сигнал по первому входу формировател  6 через второй вход элемента И 77 устанавливает триггер 73, так как второй вход элемента И 77 в этот момент открыт единичным состо нием инверсного выхода регистра 70. Если к приходу следующего временного сигнала триггер 73 не обнулен единичным состо нием регистра ,70, то временной сигнал через элемент И 78 вьщает сигнал аппаратного контрол . Сигнал с выхода элемента И 78 через первый выход формировател  6 поступает на п тьй вход первого счетчика 5, увеличива  на единицу его показани . Тем самым обеспечиваетс  контроль программной реакции на сигнал аппаратного контрол  процессора обмена и соответственно работоспособность операционной системы , так как программы обработки сигналов аппаратного контрол   вл ютс  ее составной частью. Соответственно каждый последующий временной сигнал при единичном состо нии триггера 73 увеличивает показани  счетчика 5, :при переполнении сигналом с его выхода через второй вход анализатора 7 состо ний, элемент ИЛИ 32 установит триггер 40, управл ющий аппаратной перегрузкой операционной системы.

Сигналы аппаратного контрол  (САК) устройств пам ти поступают на шины двенадцатого входа устройства и шины четвертого входа соответствующего блока 13,-13fj адресации на вход регистра 84, с выхода которого обобщенный сигнал через первьй выход блока 13 поступает в третий регистр 11 по шинам его второго входа.

Из устройства пам ти поступают два типа САК: первый тип включает САК схем регенерации данных, по вление его  вл етс  признаком недостоверности рсех данных, хранившихс  в накопителе этого устройства пам ти; второй тип включает САК схем, работоспособность которых не вли ет на сохранность данных в накопителе

устройства пам ти. I

Сбой, св занньй с по влением САК первого типа дл  устройства пам ти , в которых разрешаютс  программный код и данные операционной системы , требует обновлени  этой информации с внешних носителей (типа магнитных дисков). Дл  этого САК устройств пам ти через седьмой и восьмой входы устройства и п тьй и шестой входы анализатора 7 состо ний, элемент ИЛИ 32 устанавливают триггер

40, обеспечивающий аппаратную перезагрузку операционной системы с использованием режима начальной загрузки программ. В тестовом режиме после программной проверки-схем аппаратного контрол  устройства пам ти необходимо вьтолнить приведение их а исходное состо ние без потери данных в самом накопителе. Дл  этого блок 13 формирует два сигнала начальной установки на шинах второго выхода: первьй выполн ет начальнзло установку схем устройства пам ти с потерей данных в накопителе и въща етс  с выхода элемента И 85, на первый вход которого поступает сигнал по шине третьего входа блока 13 с триггера 37 признака начальной установки , на второй вход - сигнал с элемента ИЛИ 30 признака начальной

загрузки программ, на третий вход тактовьй сигнал по шине второго входа блока с выхода генератора 2 импульсов, второй сигнал начальной установки устройства пам ти, не затрагивающий схем регенерации данных в накопителе, может формироватьс  как аппаратно, при этом элемент ИЛИ 87 срабатывает по своему первому входу от сигнала триггера 37 (шина

третьего входа блока 13), так и программно , при этом элемент ИЛИ 87 срабатьшает от своего второго входа, св занного с выходом элемента И 86, на первый вход которого поступает

сигнал по шине первого входа блока 13 с выхода дешифратора 29, а на второй вход - тактовьй сигнал генератора 2 импульсов.

Режим работы устройства пам ти, вьщаваемые по шинам второго выхода блока 13 могут быть заданы как аппаратно сигналами по щинам третьего входа блока 13 с триггеров 37, 38, так и программно сигналом дешифратора 29 (шина первого входа блока 13), причем устанавливающий режим задаетс  значени ми информационной части команды. 23 Дл  сбора диагностической информации устройства пам ти (регистры 84), процессоров (регистры 51), про цессора обмена (регистр 70), третье го регистра 11 и второго регистра 10, дл  проверки работоспособности регистров в тестовом режиме, дл  определени  текущего состо ни  (например , первого регистра 3, второго счетчика 4) обеспечиваетс  возможность программного считывани  содер жимого регистров и отдельных тригге ров предлагаемого устройства через блок 12 коммутатора. Считываемые данные с выхода блока 12 коммутатора далее по шинам второго выхода устройства через коммутатор ЦВМ поступают в процессор, вьптолн ющий команду считывани . Кроме того, выход блока 12 коммутатора шинами вта рого выхода устройства св зан с индикационной панелью пульта управлени  ЦВМ, данные на которую выбираютс  управл юищми сигналами, поступающими по пшнам третьего входа уст ройства на третий вход анализатора 1 командной информации. При этом на регистре 28 устанавливаетс  код команды считьшани  соответствующего регистра, причем выдача на индикацию обеспечиваетс  в моменты незан тости регистра 28 обработкой команд какого-либо процессора, что обеспечиваетс  элементом И 19., на первый вход которого поступают сигналы управлени  индикацией с пул rd управлени  ЦВМ, а на второй, третий и четвертый входы - сигналы регистра 15 через элементы НЕ 25-27 что  вл етс  признаком незан -гости предлагаемого устройства обработкой команд. Блок 12 коммутатора представл ет собой группу элементов И, на первые входы которых поступают данные с регистров и триггеров пред лагаемого устройства по шинам второ го-дев того входов блока 12 коммута тора, а на вторые - соответствующие выходы дешифратора 29 по шинам первого входа блока 12 коммутатора. Выходы групп элементов И через элемент ИЖ подключены к шинам выхода блока 12 коммутатора. По сравнению с прототипом в данном устройстве случайный сбой  вл етс  следствием изменени  параметров вычислительной системы, таких как температура кристаллов микро24 схем, напр жение питани , врем задержки на элементах, контактные  влени  и т.д., которые про вл ютс  в течение некоторого промежутка времени, большего времени вьшолнени  процессором одной.или нескольких команд. Следовательно, немедленна  обработка сбо  может привести к неверной интерпретации сбо  и отказа . В предлагаемом устройстве по сигналу аппаратного контрол  активный абонент (ЦП, ПО) исключаетс  из системы с помощью регистров св зи, что с .одной стороны, преп тствует распространению ошибки, а с другой позвол ет начать обработку сбо  через интервал времени, определ емый про- ; граммными средства ш. При неудачных повторени х возможны последующие повторени . По сравнению с прототипом предлагаемое устройство обеспечивает аппаратурную перегрузку ОС в случае ее недостоверности. Врем  нахождени  ЦВМ в состо нии с исключением активным абонентом контролируетс  схемами, формирующими сигнал аппаратного контрол  через некоторое врем , если процессоры ЦВМ не успевают выполнить за это врем  определенных действий, и счетчиком, увеличивающим свои показани  при каждом срабатывании данных схем. При его переполнении осуществл етс  перегрузка операционной системы. При хранении программ ОС в оперативной пам ти возможна потер  этой информации при сбое схемы регенерации данных в накопител х полупроводниковой пам ти. По вление САК схем регенерации определенных накопителей , вьщеленных дл  хранени  программ и данньк ОС, также приводит к необходимости устранени  последствий этого сбо  с помощью аппаратной перезагрузки ОС. Если текуща  программа затрагивает программный код или данные ОС, то любой сбой в текущей программе приводит к недостоверности ОС, что может быть устранено только перегрузкой ОС, В предлагаемом устройстве дл  идентификации подобных программ введены триггеры, при наличии игналов которых сигнал аппаратного онтрол  соответствукнцего устройства ызывает аппаратную перезагрузку ОС.

UZ.f

Фиг. 2

(put. 3

Claims (1)

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее анализатор командной информации, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим входами устройства, четвертый вход которого соединен с четвертым входом анализатора командной информации и первыми входами анализатора состояний и трех формирователей сигналов управления обменом, первые выходы которых через первый счетчик соединены с вторым входом анализатора состояний, с третьего по шестой входы которого соединены с пятого по восьмой входами устройства соответственно, первый выход анализатора состояний соединен с входом генератора импульсов, первый выход анализатора командной информации соединен с первым входом блока коммутации, второй и третий входы которого соединены с вторыми выходами второго и третьего формирователей сигналов управления обменом, первый регистр, выход которого соединен с i четвертым входом блока коммутации и первым выходом устройства, второй выход которого является выходом блока коммутации, второй и третий выходы соответственно первого, второго и третьего формирователей сигналов управления обменом являются третьим, четвертым и пятым выходами устройства соответственно, девятый, десятый и одиннадцатый входы устройства соединены с вторыми входами соответственно первого, второго и третьего формирователей сигналов управления обменом, блок адресации,· отличающееся тем, что, с целью повышения надежности, в него введены два регистра, счетчик и дополнительные блоки адресации, причем первый выход анализатора командной информации соединен с входом первого регистра, седьмым входом • анализатора состояний, первым входом второго счетчика, первыми входами блоков адресации и третьими входами формирователей сигналов управления обменом, второй выход анализатора командной информации соединен с вторым входом второго счетчика и через генератор импульсов - с четвертыми входами формирователей сигналов управления обменом, вторыми входами блоков адресации и восьмым входом анализатора состояний, второй выход которого является шестым выходом устройства, в третий выход соединен с входами первого счетчика и второго регистра и с первым входом третьего регистра, выход которого соединен с входом первого счетчика, пятым входом блока коммутации и через второй регистр - с шестым входом блока коммутации, вторые выходы пер1142824 вого,второго и третьего формирователей сигналов управления обменом соединены соответственно с девятым· десятым и одиннадцатым входами анализатора состояний, четвертый выход которого соединен с седьмым выходом устройства и седьмым входом блока коммутации, восьмой вход которого соединен с вторым выходом первого формирователя сигналов управления обменом, выходы второго счетчика соединены соответственно с восьмым выходом устройства , девятым входом блока.коммутации и пятым входом анализатора командной информации, шестой и седьмой входы которого соединены с вторыми выходами соответственно второго и третьего формирователей сигналов управления обменом, первый выход анализатора состояний соединен с пятыми входами формирователей сигналов управления обменом и с третьими входами блоков адресации, первые выходы которых соединены с десятым входом блока коммутации и вторым входом третьего регистра, другие входы которого соединены с вторыми выходами формирователей сигналов управления обменом, четвертые входы и вторые выходы блоков адресации соединены соответственно с.двенадцатым входом и девятым выходом устройства, анализатор командной информации содержит три регистра, дешифратор, приоритетный узел, два элемента ИЛИ, шесть элементов три элемента НЕ, причем первый и второй входы анализатора соединены соответственно с входами первого и второго элементов И и через третий и четвертый элементы И - с входами первого элемента ИЛИ, выход которого через соёдиненные последовательно первый регистр и дешифратор соединен с первым выходом анализатора, пятый вход которого через второй элемент ИЛИ соединен с входом пятого элемента И, седьмой, шестой и четвертый входы анализатора через первый, второй и пятый элементы И соответственно соединены.с входами второго регистра, выходы которого через соединенные последовательно приоритетный узел и третий регистр соединены вторым выходом анализатора, входами третьего и четвертого элементов И и через соответствующие элементы НЕс входами шестого элемента И, через который третий вход анализатора соединен с входом первого регистра, первый формирователь сигналов управления обменом содержит два регистра, три триггера, два’ элемента ИЛИ,.шесть элементов И, элемент задержки, причем первый вход формирователя соединен с входами первого и второго элементов И, пятый вход формирователя соединен с входами третьего элемента И, первого регистра и первого элемента ИЛИ и через второй элемент ИЛИ - с входами первого и второго триггеров и второго регистра, выход которого соединен с входами четвертого и пятого элементов И, первого элемента ИЛИ и первого триггера, выходы которого непосредственно и через первый элемент И соединены с входами третьего триггера, выход которого через соединенные последовательно элемент задержки и второй элемент И соединен с первым выходом формирователя, четвертый вход которого соединен с входом третьего элемента И и через шестой элемент И с входом второго элемента ИЛИ, третий вход формирователя соединен с входами первого регистра, шестого элемента И, первого триггера и второго триггера, выходы которого соединены с входами четвертого и пятого элементов И, выходы которых, первого и второго триггеров и второго регистра являются вторым выходом формирователя, ’второй вход которого является входом второго регистра, выходы первого регистра, первого и второго элементов ИЛИ и третьего элемента И являются третьим выходом формирователя, второй и третий формирователи сигналов управления обменом содержат три регистра, два триггера, три элемента ИЛИ, десять элементов И, элемент НЕ, элемент задержки, причем первый вход формирователя через первый элемент И соединен с входом первого триггера и входом второго элемента И, выход которого соединен с первым выходом формирователя и входом первого регистра, второй вход формирователя соединен с входом третьего элемента И и через первый регистр с входами четвертого элемента И, десятого элемента И и второго регистра, один из выходов которого через третий эле мент И соединён с входом первого триггера, выход которого через элемент задержки соединен с входом второго элемента И, третий вход формирователя соединен с входами третьего регистра, восьмого, шестого и седьмого элементов И, второго регистра и через второй триггер - с входами десятого триггера и четвертого элемента И, четвертый вход формирователя через восьмой и девятый элементы И, через пятый, шестой и седьмой элементы И соединены соответственно с входами первого, второго и третьего элементов ИЛИ, пятый вход формирователя соединен с входами третьего элемента ИЛИ и третьего регистра, второго триггера и через соответственно девятый и пятый элементы И - с входами первого и второго элементов ИЛИ и через элемент НЕ — с входом первого элемента И, выход третьего элемента ИЛИ соединен с входами первого и второго регистров, выходы которых, третьего, четвертого и десятого элементов И, второго триггера соединены с вторым выходом формирователя, третий выход которого соединен с выходами третьего регистра и первого элемента И и всех элементов ИЛИ, анализатор состояний содержит девять триггеров, пять элементов ИЛИ, четыре элемента И, элемент задержки, причем первый вход анализатора соединен с входом первого элемента И и через второй элемент И - с входами третьего элемента И и первого триггера, выход которого через соединенные последовательно элемент задержки, третий элемент И, первый элемент ИЛИ и второй триггер соединен с входами третьего триггера и первого элемента И, выход которого через четвертый триггер соединен с входами соответственно второго элемента ИЛИ и четвертого элемента И, третий вход анализатора через соединенные последовательно пятый триггер и второй элемент ИЛИ соединен с входами второго элемента И и шестого триггера, выход которого соединен с входом третьего элемента ИЛИ и через соединенные последовательно четвертые элементы И и ИЛИ — с входами третьего и седьмого триггеров, четвертый вход анализатора соединен с входами первого элемента ИЛИ и восьмого триггера, входы которого и шестого триггера соединены с восьмым входом анализатора, девятый, десятый и.одиннадцатый входы анализатора соединены с входами первого элемента ИЛИ и через соединенные последовательно пятый элемент ИЛИ и девятый триггер соединены с входом седьмого триггера и вторым выходом анализатора, десятый и одиннадцатый входы которого соединены с входами первого, четвертого и пятого триггеров и через третий элемент ИЛИ - с входами второго и девятого триггеров, второй, пятый и шестой входы анализатора соединены с входами первого элемента ИЛИ, выходы второго элементов ИЛИ, шестого и восьмого триггеров являются первым выходом анализатора, седьмой вход которого соединен с входом четвертого элемента ИЛИ, выходы которого и третьего элемента ИЛИ являются третьим выходом анализатора, четвертый выход кото рого является выходами третьего и седьмого триггеров, каждый блок адресации содержит два регистра, два элемента И; элемент ИЛИ, причем четвертый вход блока через первый регистр соединен с первым выходом блока, первый вход которого соединен с входом второго регистра и через первый элемент И - с входом элемента ИЛИ, второй вход блока соединен с входами первого и второго элементов И, третий вход блока соединен с входом элемента ИЛИ и через вторые регистр и элемент рым выходом блока, мента ИЛИ соединен первого регистра и

   И - с втовыход элес входом вторым выходом блока.