SU1564626A1 - Устройство дл контрол неисправностей - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при экспериментальном исследовании надежности структурно-избыточных вычислительных систем. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет вы влени  кратных неисправностей. С этой целью в устройство, содержащее блок оперативной пам ти, первый выходной регистр, дешифратор управлени  записью, введены мультиплексор искажени , блок задани  тестов и анализа реакций, схема сравнени , первый и второй дешифраторы управлени  обменом, со второго по N-й выходные регистры, регистр состо ни , дешифратор адресов, N шинных формирователей, N триггеров, первый и второй входные буферные регистры, счетчик адреса, мультиплексор управлени  записью, входной регистр данных, регистр искаженных данных, триггер приращени  и генератор тактовых импульсов. 7 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при экспериментальном иссле- . довании надежности структурно-избыточных вычислительных систем (ВС), в частности при исследовании аппаратно-программных средств обеспечени  надежности и устойчивости функционировани  вычислительного процесса.

Цель изобретени  - расширение функциональных возможностей устройства за счет вы влени  кратных неисправностей .

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - схема мультиплексора управлени  записью , пример исполнени ; на фиг.З - схема триггера приращени , пример исполнени ; на фиг. 4 - пример реализации схемы сравнени ; на фиг. 5 - схема регистра состо ни  и схемы требовани  прерывани , пример исполнени ; на фиг. 6 и 7 - временные диаграммы работы устройства.

На фиг. 1 представлена структурна  схема устройства 1 дл  контрол  неисправностей (УКН), которое подключаетс  к магистрали 2, вход щей в состав микроЭВМ 3(например,Электро- ника-60 и т.п.), включающей оперативное запоминающее устройство 4 и центральный процессор 5.

Устройство содержит (фиг,1) дешифратор 6 адресов, блок 7 магистральных приемников, первый и второй входные буферные регистры 8 и 9, регистр 10, состо ни , блок 11 оперативной пам ти, счетчик 12 адреса, мультиплексор 13 управлени  записью, дешифратор 14 управлени  записью,, дра дешифратора 15 и 16 управлени  обменом, блок 17 из п выходных регистров , включающий регистры (РВ) 18(1 13(п), счетчик 19 времени, мультиплексор 20 искажени , регистр-21 искаженных данных, входной регистр 22 данных, блок 23 из п триггеров об- м|вна, включающий триггеры 24(1)24(п с|кему 25 сравнени , блок 26 из п шинных формирователей, содержащий шинные формирователи (,ШФ) 27(1)- 2(п), генератор 28 тактовых импуль- сЬв, триггер 29 приращени  и схему 30 требовани  прерывани .

Информационные выходы 31(1)-31(3) б|пока 11 подключены к входам разре- ифни  дешифраторов 14-16 соответст™ в|знно. Выходы 32(1)-32(i) дешифрато- р|а 14 соединены с входами управлени  записью регистров 21 и 22, счетчика 19 и регистров 18. Выходы 33(1)- 33(п) дешифратора 15 и выходы 34(1}- 3ft(п) дешифратора 16 соединены с вкодами сброса и установки триггеров бдока 23. ЭВМ 3, блок 7 и схема 30 образуют в совокупности блок задани  тестов и анализа реакций устройства.

Мультиплексор 13 управлени  записью содержит (фиг.2) элементы Hf: 35, 2ИЛИ-НЕ 36, 2ИЛИ-НЕ 37, 2НПИ-НЕ 38, 2И 39 и 40.

Блок 13 может быть выполнен в виде программируемой логической матрицы «

На фиг. 3 приведена конкретна  реализаци  схемы триггера 29 состо  щей из элемента 2И 41, триггера 42 и элемента 43 задержки.

На фиг. 4 приведена конкретна  реализаци  схемы 25, состо щей из п-входового элемента 44 , блоков 45(1)-45(п) логики, включающих элементы 2И-НЕ 46(1)-46-(п) и двух- входовые сумматоры 47(1)-47(п) по модулю. Схема 25 может быть реализована на программируемой логической матрице,

Согласно схеме на фиг. 5 регистр 10 состоит из триггера 48 Начало работы, триггера 49 Аварийное от

0

5

5

ключение и триггера 50 Разрешение прерывани , а схема 30 включает магистральные приемники 51 и 52, магистральные передатчики 53-56, триггер 57 прерывани , триггер 58 схемь требовани  прерывани  и элементы 2И-НЕ 59 и 60.

Блок 7 предназначен дл  подключени  к магистрали 2 ЭВМ. Регистры 9 необходимы дл  записи в блок 1 информации разр дностью большей, чем позвол ет магистраль 2.

Регистр 10 содержит следующие разр ды: 1 - разрешение работы, 2 - аварийное отключение, 3 - разрешение прерывани .

Блок 11 служит дл  записи k-раз- р дных слов, причем k п + то + 4. Мультиплексор 20 предназначен дл  внесени  искажений в информационные разр ды слова, фиксируемого в регистре 22s тип вносимого искажени  кодируетс  двум  разр дами дл  каждого разр да информационного слова, при этом различаютс  искажени : 00 - нет искажени , 01 - константа О, 10 - константа 1, 11 - инверси , искаженное информационное слово фиксируетс  в регистре 21, функци , выполн ема  мультиплексором 20, описываетс  таблицей, где R1„ R2 - разр ды РВ 18(3) и 18(4) соответственно, I - разр д информационного слова регистра 22р R3 - искаженный разр д информационного слова.

Слова, записанные в блоке 11, имеют следующую структуру: п разр дов предназначены дл  записи в один из РВ 18(1)-18(п) или счетчик 19 (в соответствии с управл ющими сигналами от дешифратора 14), m разр дов управл ют через дешифратор 14 записью соответствующего регистра 17 или счетчика 19 или подключетшем на передачу информации одного кз п формирователей 27, составл ющих блок 26, через блок 23, где дл  каждого ШФ 27(1)-27(п) имеетс  соответствующий триггер. Выбор соответствующего дешифратора 14, 15 или 16 производитс  одной из трех шин 31(1)-31(2), снимаемых с блока 11. Один разр д  вл етс  управл ющим сигналом дл  триггера 29 и поступает через элемент 43 на S-вход триггера 42.

Схема 25 выполн ет функцию сравнени  поступающей из блока 26 информации с информацией, записанной в РВ 18(1) и 18(2). В РВ 18(2) записана информаци  о разр дах, которые будут анализироватьс  в схеме 25, а в РВ 18(1) записана информаци  об уровне (О или 1) анализируемого разр да. Разр ды РВ 18(2), установленные в 1, указывают на анализ соответствующих разр дов информационного слова, поступающего с одного из ШФ 27(1)-27(п). Первый - п-й разр ды РВ 18(1) и первый - n-й разр ды информационного слова одного из 27(1)-27(п) соединены с первыми и вторыми входами блоков 45(1)- 45(п) соответственно, которые  вл ютс  первыми и вторыми входами элементов 47(1)-47(п)„ Первый - п-й разр ды РВ 18(2) подключены к третьи входам блоков 45(1)46(п), к первым входам которых подключены выходы элементов 47(1)-47(п)„ Выходы элементов блоков 45(1)-45(п) соединены с элементом 44.

Работа схемы 25 может быть описана выражением СС (Р1(1) © Р2(1)).Л А РЗ(1)А ... А(Р1(п) © Р2(п)л ЛРЗ(п), где Р1(1)-Р1(п) - первый - п-й разр ды РВ 18(1), Р2(1)-Р2(п) - первый - п-й разр ды информационного слова одного из ШФ 27(1)-27(п); Р3(1)-Р3(п) - первый - п-й разр ды регистра 18(2) СС - выход схемы 25.

Устройство предназначено дл  имитации неисправностей, формировани  управл ющих воздействий и анализа ответных сигналов, с помощью которого осуществл етс  введение в ВС различных типов отказов и сбоев. Введение неисправностей осуществл етс  с помощью и на магистрали (типа Обща  шина, ИУС и т.п.) путем доступа к элементам системы в режиме внепроцессорной св зи. Формирование сигналов управлени  интерфейсом осуществл етс  устройством в режиме логической генерации, т.е. генерации управл ющих воздействий при совпадении определенных условий. В этом ре0

5

0

5

жиме осуществл етс  захват управлени  на интерфейсе, после чего происходит ввод информации в устройство, ее искажение с помощью блоков 20-22 и запись по различным адресам,

В режиме логической генерации блок 11 работает с быстродействием в 2- 3 раза больше, чем осуществл етс  прием и выдача управл ющих сигналов магистрали.

Возможно применение устройства дл  магистрали с трем  состо ни ми, с открытым коллектором и открытым эмиттером.

Работа устройства заключаетс  в формировании сигналов неисправностей непосредственно на интерфейсе, а также путем эмул ции различных режимов работы магистрали: захват управлени  на интерфейсе, операции адресации , ввсца к вывода информации, выработка ложных прерываний и потер  насто щих и т,п. Каждому из режимов имитации неисправностей соответствует микропрограмма, записываема  в блоке 1 I . Возможно применение устройства в любом интерфейсе, при этом измен ютс  только микропрограммы блока 11 и количество используемых выходных регистров. Устройство вставл етс  в штатный разъем BCS его входы и выходы подключаютс  к всем информационным , адресным и управл ющим шинам магистрали. Возможно также , подключение выходных регистров и входных шинных формирователей к шинам (точкам) ВС, которых нет в интерфейсе (внутренние сигналы модулей , процессора и т.д.). Информационный выход регистра 21 и информационный вход регистра 22 подключаютс  к информационным шинам магистрали. Выходы РВ Ш(5)-18(п) соедин ютс  с управл ющим шинами, шинами выработки прерываний, адресными и т.п. в зависимости от типа примен емого интерфейса . Регистры 21 и 22 со схемой 20 используютс  дл  организации режима Ввод искажени /вывод. Таким образом , обеспечиваетс  внесение заданных типов искажений в заданное число разр дов.

Программируема  схема 25 служит дл  синхронизации вводимых неисправностей с отдельными событи ми на магистрали и дл  выполнени  определенных логических условий, необходимых дл  захвата управлени  на магистрали,

0

5

0

5

0

а также непосредственно управлени  вйодом и выводом информации.

На фиг. 6 показаны временные ди а раммы работы устройства 1 в режиме логической генерации. Работа происходит следующим образом: тактовые импульсы с генератора 28, проход щие через триггер 29, при установленном инверсном информационном выходе триггера поступают на счетчик 12, с информационного выхода которого выдаемс  адрес на адресный вход блока 115 а также поступают на вход Х2 мульти- плесора 13 и при установленном триг- 48, сброшенном триггере 49 поступают на вход выборки блока 11. Сигнал с первого информационного выхода блока 11 поступает на информационные входы первого - n-го регист- рфв 18 и счетчика 19 и записываетс  в РВ 18(1), вход записи которого подключен к одному из управл ющих выхо- дфв дешифратора 14, информационный вход которого соединен с вторым информационным выходом блока 11 и информационными входами дешифраторов 1$ и 16. Выбор дешифратора произво- дЖтс  третьим, четвертым ч п тым информационными выходами блока 11, шестой информационный выход блока 11 (Й1) установлен в 1. Таким образом записываютс  все регистры 18, В од- нфм из последующих тактов установкой одного из триггеров блока 26 разрешаемс  прохождение информации с выхода соответствующего шинного формировател  в схему 25. В следующем такте про- изводитс  запись в счетчик 19, сбрасы- веетс  разр д D1 и устройство пере- в режим ожидани  требуемой информации . После ее прихода срабатыва- et схема 25, а триггер 42 разрешает прохождение тактовых импульсов на мультиплексор 13 и вход начальной установки счетчика 19.

В первом такте в РВ 18(1) записываетс  информаци 9 устанавливающа  В) схемы 25 в 1, при этом инфор i мационный выход В1 блока 11 установлен в

И В

с

На фиг. .7 представлены временные диаграммы работы устройства при формировании сигналов управлени  прерыванием программы. Аналогичным обра- 90м могут быть сформированы сигналы дл  захвата управлени  на магистрали и сигналы управлени  вводом-выводом,

0

5

0

5

0

5

0

5

В первом и втором тактах программируема  схема 25 настраиваетс  на ожидание сигналов Ввод и ПНР записью необходимой информации в РВ 18(1), 18(2), в третьем такте выдаетс  сигнал ТПР записи информации в регистр 18(5)„ в четвертом устанавливаютс  счетчик 19 и триггер 42. Таким образом, схема переходит в состо ние ожидани  сигналов ППР и Ввод, после получени  которых в п том такте производитс  сброс сигнала ТПР, в следующем (шестом) такте производитс  запись РВ 18(1), в седьмом - РВ 18(2), т.е. схема 25 настраиваетс  на сигналы Ввод и ППР, которые должны прин ть значение 1. В следующем такте производитс  запись одного из РВ 18(5-п) дл  выдачи адреса вектора, а в следующем (дев том) такте - сигнала Синхронизаци  пассивного (СИП) В дес том такте записываетс  счетчик 19 и устанавливаетс  триггер 42. Та- |ким образом, схема переходит в со- jc т с ние ожидани . После срабатывани  схемы 25 в одиннадцатом и двенадцатом тактах производитс  сброс СИП и адреса вектора.

Аналогично могут быть сформированы сигналы управлени  дл  других известных интерфейсов (например, ИУС, Обща  шина 2К и т.п.). Блок пам ти может быть выполнен на элементах типа 541 РУЗ, обеспечивающих быстродействие при считывании информации пор дка 70 не, что  вл етс  достаточным дл  соблюдени  прин тых временных задержек формировани  сигналов управлени  интерфейсом.

Claims (2)

1. Формула изобретени 

   Устройство дл  контрол  неисправностей , содержащее блок оперативной пам ти, первый выходной регистр и дешифратор управлени  записью, причем информационный выход блока оперативной пам ти подключен к информационному входу первого выходного регистра , отличающеес  тем, что, с целью расширени  функциональных возможностей за счет вы влени  кратных неисправностей, в него введены мультиплексор искажени , блок задани  тестов и анализа реакций, схема сравнени , первый и второй дешифраторы управлени  обменом, выходные регистры с второго по n-й, ре гистр состо ни , дешифратор адресов, п шинных формирователей, п триггеров обмена, первый и второй входные буферные регистры, счетчик адреса, счетчик времени, мультиплексор управлени  записью, входной регистр данных , регистр искаженных данных, триггер приращени  и генератор тактовых импульсов, причем первый информационный выход блока оперативной пам ти соединен с информационными входами с второго по п-й выходных регистров и счетчика времени, второй информационный выход блока оперативной пам ти подключен к информационным входам дешифратора управлени  записью , первого и второго дешифраторов управлени  обменом, третий, четвертый и п тый информационные выходы блока оперативной пам ти соединены с входами разрешени  соответственно дешифратора управлени  записью, первого и второго дешифраторов управлени  обменом, шестой информационный выход блока оперативной пам ти подключен к установочному входу триггера приращени , вход сброса которого соединен с выходом схемы сравнени , первый информационный вход которой подключен к информационному выходу первого выходного регистра, второй информационный вход схемы сравнени  соединен с информационным выходом второго выходного регистра, третий информационный вход схемы сравнени  подключен к информационным выходам с первого по n-й шинных формирователей , входы управлени  которых соединены с информационными выходами с первого по n-й триггеров обмена, входы сброса которых соединены соответственно с первого по n-й выходами первого дешифратора управлени  обменом , установочные входы с первого по n-й триггеров обмена соединены с перв ого по n-й выходами второго дешифратора управлени  обменом, информационные , выходы третьего и четвертого выходных регистров соединены соответственно с первым и вторым информационными входами мультиплексора искажени , управл ющий вход которогЬ подключен к информационному выходу входного регистра данных, выход мультиплексора искажени  соединен с информационным входом регистра искаженных данных, информационные входы

   0

   5

   0

   5

   0

   5

   0

   5

   0

   5

   разр дов Разрешение прерывани , Начало работы регистра состо ни  подключены к информационному входу блока задани  тестов и анализа реакций , синхровход регистра состо ни  соединен с первым выходом дешифратора адресов, второй и третий выходы которого соединены с входами управлени  записью первого и второго входных буферных регистров соответственно , четвертый и п тый выходы дешифратора адресов подключены к первому информационному входу мультиплексора управлени  записью и входу управлени  записью счетчика адреса соответственно , счетный вход которого соединен с выходом триггера приращени  и вторым информационным входом мультиплексора управлени  записью, первый управл ющий вход которого соединен с выходом разр да Начало работы регистра состо ни , второй управл ющий вход мультиплексора управлени  записью соединен с выходом разр да Аварийное отключение регистра состо ни , выходы разр дов Аварийное отключение и Требование прерывани  регистра состо ни  подключены к входу прерывани  блока задани  тестов и анализа реакций, информационные выходы первого и второго буферных регистров соединены с информационными входами блока оперативной пам ти, адресный вход которого подключен к информационному выходу счетчика адреса, входы управлени  записью с первого но n-й выходных регистров, счетчика времени, первый и второй входы управлени  записью регистра искаженных данных и вход управлени 

   записью входного регистра данных подключены к выходам с первого по 1-й дешифратора управлени  записью (где i п + 4), выход переполнени  счетчика времени соединен с входом разр да Аварийное отключение регистра состо ни , счетный вход счетчика времени соединен с выходом генератора тактовых импульсов и разрешающим входом триггера приращени , входы начальной установки счетчика адреса, счетчика времени, первого и второго входных буферных регистров, с первого по n-й выходы регистров, регистра входных данных, регистра искаженных данных, установочные входы разр дов Аварийное отключение, Разрешение прерывани , Начало работы регистра состо ни , синхровходы с первого по n-й триггеров обмена, синхровход триггера приращени  соединены с выходом сброса блока задани  тестов и анализа реакций, информационные входы с первого по n-й триггеров обмена, синхровход и информационный вход разр да Аварийное отключение регистра состо ни  подключены к шине нулевого потенциала, информационные входы счетчика адреса, регистра состо ни , а также первого и второго входных буферных регистров подключены к информационному выходу 5лока задани  тестов и анализа реакций , информационный вход дешифратора адресов подключен к информационному :зыходу блока задани  тестов и анализа реакций, первый и второй входы разрешени  дешифратора адресов соединены 9 управл ющим выходом блока задани  рестов и анализа реакций, шестой выход дешифратора адресов подключен к управл вшему входу блока задани  тестов и анализа реакций, информационные выходы с п того по n-й выходных регистров соединены с информационным входом блока задани  тестов и анализа реакций, выход регистра искаженных данных  вл етс  выходом

   устройства дл  подключени  к информационному входу объекта контрол , вход входного регистра данных  вл етс  входом устройства дл  подключени  к информационному выходу объекта

   5 контрол , входы с первого по п-й шинных формирователей  вл ютс  входами устройства дл  подключени  к управл ющему выходу объекта контра- выходы мульти- записью соединены с входами Запись-чтение и Выборка кристалла блока оперативной пам ти соответственно.

   л , первый и второй Q плексора управлени 

   X1U3.JA6

   35

   X3U3THP4B.

   36

   UU3TAO 49

   из Т СУ 29

   Фиг.
2. 2. ТИизГТИ IЩкбУ&СА 12

   „Запись-чтение хбПН

   37

   39

   tBbiffopKo кристалла КВПН

   38

   40

   ФиаЗ

   s

   С

   С V

   57

   и ff

   WEI

   51

   52.

   Фи&5

   КППР„Ф Н

   58

   59

   53

   KWPH

   54

   60

   ксипи

   КАВИ

   56

   (VS S