SU1405059A1 - Устройство дл контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  блоков ЭВМ. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  контрол  цифровых блоков, ,формируюр;их на некоторых выходах за

Description

(Л

с

4

о

СЛ

:л

один тестовый набор количество импульсов , более двух. Устройство содержит блок управлени  1, генератор тестов 2, контролируемый цифровой блок 3, счетчик адреса 4, блок; пам ти 5, первую и вторую группы триггеров 6, 7, элементы задержки 8, 9, группу счетчиков 10, элементы ИЛИ 11, 12, триггеры 13, 14, схему сравнени  15, дешифратор 16, вход 17 пуска, выход 18 Исправно, выход 19 Неисправно, выход 20 сбо  устройства. Блок 1 управлени  содержит триггер 21 пуска, элемент 22 задержки, элемент 23 ИЛИа К входам вычитани  счетчиков 10 ,е.,, 10 f, подключены выходы контролируемого цифрового блока 3, на которых формируетс  большое количество импуль-и сов при подаче одного тестового массива . На блоке сравнени  15 происхо-- дит сравнение результата реакции контролируемого цифрового блока 3 при поступлении определенного тестового массива с правильным (наперед известным) результатом дл  этого тестового массива. Сущность изобретени  заключаетс  в организации подсчета количества импульсов высокой частоты контролируемого цифрового блока на реверсивных счетчиках и в сравнении эталонного кода и кода, полученного в результате тестировани  на блоке сравнени . Изобретение позвол ет расширить функциональные возможности путем обеспечени  контрол  высокочастотных выходов провер емого блока. 1 ил.

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в качестве встроенной системы контрол  цифровых блоков в процессе эксплуатации

Цель изобретени  - расширение функциональных возможностей путем обеспечени  контрол  цифровых блоков формирующих на некоторых выходах за один тестовый набор количество импуль совэ большее двух,

На чертеже приведена функциональна  схема устройства.

Устройство содержит блок 1 управлени , генератор 2 тестовj контроли- руеный цифровой блок 3, счетчик 4 ад- феса, блок 5 пам ти, первую и вторую 6 и 7 группы триггеров,./элементы задержки 8 и 9, группу, счетчиков 10;р л ,в J, 10, первый 11, второй 12 элементы ИЛИ, триггеры 13 и 4j схему 15 сравнени , дешифратор 16, вход 17.пуска, выход 18 Исправно, выход 19 Неисправно , выход 20 сбо  устройства.

Блок 1 управлени  содержит тригге 21 пуска, элемент 22 задержки, элемент ИЛИ 23,

К входам вычитани  счетчиков : 10vj9 o9JOn подключены выходы контро

5

Ч

5

лируемого цифрового блока 3, на которых формируетс  большое количество импульсов при подаче одного тестового массива. На схеме 15 сравнени  происходит сравнение результата реакции контролируемого цифрового блока 3 при поступлении определенного тестового массива с правильным (наперед известным) результатом дл  этого тес° тового массива

Устройство работает в режиме проч верки цифровых блоков и в конструкг тинном исполнении может быть встроенным в систему или внешним.

Устройство работает следующим образом .

По сигналу начальной установки (не показан) в счетчик 4 .адреса записываютс  уровни логической единицы с его информационных входов и на выходы дешифратора 16 устанавливаетс  нулевой потенциал (управл ющий вход дешифратора 16 не показан). ; Б режиме контрол  на вход 17 поступает сигнал, устанавливающий триггер 21 в единичное состо ние, запуска  тем самым генератор 2 тестов По сигналу запуска на выходе генерал тора тестов 2 вырабатываетс  сигнал метки начала тестировани  (начало

подачи первого тестового набора), которьш устанавливает в нулевое состо ние группы 6 и 7 триггеров и триггеры 13 и 14, т.е. на выходах 18-20 устанавливаютс  уровни логического нул . Одновременно этот сигнал, увеличивает содержимое счетчика 4 на +,. т.е. в данном случае переводит его в состо ние О, Из блока 5 пам  ти происходит считывание по нулевому адресу (блок 5 пам ти установлен в режим посто нного считывани , сигнал считьшани  не показан). Информаци  с выходов блока 5 записьшаетс  в соо ветствующие счетчики 10 по сигналу метки начала тестировани , задержанному на элементе 9 задержки, указыва  тем самым правильное количество импульсов, которые должны быть на соответствующих выходах контролируемого блока 3. На другой группе выходов блока 5 пам ти устанавливаетс  правильна  информаци , котора  должна быть в результате тестировани  на выходах блока 3. По сигналу-запуска генератор 2 тестов начинает вырабатывать тестовые наборы, которые поступать на вход контролируемого блока 3, После подачи тестового набора

на выходах блока 3 по вл етс  выходной набор импульсов, по переднему фронту которых записываетс  единична  информаци  в группу триггеров 6. Если на каком-то выходе, блока 3 образуетс  переходной процесс, например , в виде двух импульсов, то первый импульс с триггера 6 группы вторым импульсом переходного процесса перепишетс  в триггер 7 группы. Одно временно .импульсы с выходов блока 3

:уменьшают содержимое соответствующих счетчиков 10 на -1. После прохождени  первого тестового массива на выходах группы триггеров 6 записан результат контрол  выходов блока 3,

:а в счетчиках 10 - результат контро л  по другой группе выходов. Далее генератор 2 тестов вырабатывает сигнал метки конца тестировани  (дл  данного тестового набора), которьш записывает результаты тестировани  в триггеры 13 и 14. При правильной работе блока 3, на выходах счетчиков

10 - нули, на выходе элемента ИЛИ 11 55 разр дных выходов счетчика адре- нуль (т.е. в триггер 13 записьшаетс  са соединена с группой адресных вхо- нулевой сигнал), на выходе схемы дом блока пам ти, от.личаюг - . 15 сравнени  - единичный уровень, ко- щ е е с   тем, что, с целью расши- торьй записываетс  в триггер 14. Еди- рени  функциональных возможностей

20

25

ЧБ

05059

ничный 19

сигнал на выходе 18 - 1, - О. При изменении количества импульсов на выходах второй группы выходов блока 3 на выходе счетчиков 10 (минимум на одном) и на выходе элемента ИЛИ 11 - единичный уровень, на выходе 19 - 1. При несравнении на схеме 15 сравнени  в триггер 14 запишетс  нулева  информаци . При правильной реакции блока 3 на первый тестовый набор генератор 2 посьшает следующий тестовый набор, снова вырабатывает сигнал метки начала тестировани , по которому содержимое счетчика 4 адреса увеличиваетс  на +1, т.е. из блока 5 пам ти информации считываетс  по следующему адресу и снова записьшаетс  в счетчики 10 и по ступает на входы схемы 15 сравнени ., Еабота устройства продолжаетс  до момента проверки контролируемого блока 3 по последнему тестовому набору. После этого сигнал с входа 17, задержанный на элементе 22, поступает через элемент ИЛИ 23 на оинхровход триггера 2I, устанавлива  его в нулевое состо ние. Режим контрол  закончен .

При неправильной работе блока 3 по одному из тестовых наборов, на выходе дешифратора 16 формируетс  сигнал единичного уровн , который через элемент ИЛИ 23 сразу прекращает рабо35 устройства.

Длительность сигнала на входе 17 должна быть больше суммы задержки сигнала на триггере 21, времени выработки сигнала метки начала тести

40 ровани  генератором 2 максимального времени установки в нулевое состо ние групп б, 7 триггеров и триггеров 13 и 14,задержки сигнала на дешифраторе 16 и элементе ИЛИ 23,

45

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  цифровых блоков, содержащее генератор тестов, 50 счетчик.; адреса, блок пам ти, схему сравнени , первый триггер, две группы триггеров, причем выходы триггеров первой группы соединены с первой . группой входов схемы сравнени , групг.

   30

   путем обеспечени  контрол  цифровых блоков,формирующих на некоторых выходах за один тестовый набор количество импульсов, большее двух, устройство содержит группу счетчиков, два элемента задержки, два элемента ИЛИ, депщфратор, второй триггер,и блок управлени , содержащий элемент задержки , элемент ИЛИ и триггер пуска, причем выходы пол  тестов генератора тестов  вл ютс  выходами устройства дл  подключени  к входам- контролируемого цифрового блока, выход признака начала тестового набора генератора тестов соединен счетным входом счетчика адреса, с входами сброса триггеров первой и второй групп, первого и второго триггеров и через первый элемент задержки - с входами записи счетчиков группы, информационные вхо- ды которых соединены с соответствующими выходами задани  числа импуль- , сов, возникающих на выходах контролируемого цифрового блока, блока пам ти , группа выходов эталонного отклика которого соединена с второй группой входов.схемы сравнени , выход Неравно которой соединен с D- входом первого триггера, выход кото рого  вл етс  выходом исправной работы устройства и соединен с первым информационным входом дешифратораj второй информационный вход которого соединен с выходом второго триггера и.  вл етс  выходом неисправности устройства , выход первого элемента ИЛИ соединен с выходом сбо  устройства и с третьим информационным входом де

   5

   шифратора, входы первого элемента ИЛИ соединены с выходами триггеров второй группы, входь синхронизации которых  вл ютс  входами устройства дл  подключени  к первой группе выходов контролируемого цифрового блока и соединены с входами соответст- вуюиц х триггеров первой группы, D- входы которые подключены к шине еди- ° ничного потенциала устройства, группа D-входов триггеров второй группы соединена с группой выходов триггеров первой группы, группа входов управлени  вычитанием счетчиков группы  вл етс  группой входов устройства дл  подключени  к второй группе выходов контролируемого цифрового блокаJ выход признака конца тестиро

   вани  генератора тестов соединена через второй элемент задержки с С- входами первого и второго триггеров, D-вход второго триггера соединен с выходом второго элемента ИЛИ, входы

   которого соединены- с разр дными выходами счетников группы, вход пуска устройства соединен с единичным входом триггера пуска блока управлени  и через элемент задержки блока

   управлени  - с первым входом элемента ИЛИ блока управлени , второй вход и выход которого соединены с выходом дешифратора и с С-входом триггера пуска блока управлени  соответствен

   HOj D-вход и выход триггера пуска блока управлени  соединены соответственно с шиной нулевого потенциала устройства и входом пуска генератора тестов.