SU545983A1 - Устройство управлени каналами - Google Patents

Description

граммное прерывание соединены с соответствующими управл ющими входами и выходами устройства.

На фиг. 1 показана предложеииа  схема устройства управлени  однотипными каналами , процессор и два управл емых канала; иа фиг. 2 - блок управлени  запросами на микропрограммное прерывание; на фиг. 3 - блок управлени  адресом посто нной пам ти; на фиг. 4 - блок управлени  запросами на передачу данных; на фнг. 5 - блок адресации каналов .

Устройство управлени  1 св зано с процессором 2 и каналами шинами различного назначени .

В состав процессора входит оперативна  пам ть 3, арифметнческо-логнческое устройство 4, входные 5 и выходные 6 информационные шины, блок микропрограммного управлени  7, посто нна  пам ть 8, адресный регистр 9 посто нной пам ти, дешифратор микрокоманд 10.

Блок управлени  каналами 11 и 12 включает в себ  блок управлени  запросами на микропрограммное прерывание 13, блок управлени  14 адресом посто нной пам ти, блок управлени  15 запросами па передачу данных, блок адресации каналов 16, коммутатор 17 с управл ющим входом 18, блок управлени  передачей данных 19.

На фиг. 1 показаны также входные 20 и выходные 21 информационные щины каналов, шины 22 передачи (полей) микрокоманд, щины 23 адресации каналов, шины 24 заиросоп каналов на передачу данных, шины 25 запросов каналов, щины 26 управлени  каналами, входные 27 и выходные 28 щины управлени  процессором, шины 29 запросов каналов на обслуживание, выходные 30 и входные 31 шины передачи адреса посто нной пам ти.

Блок управлени  13 запросами на микропрограммное прерывание (фиг. 2) содержит дещифратор запросов (каналов) на обслуживание 32, триггер 33 запросов каналов на микропрограммное прерывание, схему установки 34 триггера 33, регистр блокировки повторного прерывани  35, схемы установок 36, регистра 35, схему запроса 37 второго канала на обслуживание , схему блокировки 38 возврата адреса посто нной пам ти, шииу запроса 39 первого канала на обслуживание (группа щин 29), схему И 40, щину 41 подачи сигнала такта переключени , триггер блокировки 42 повторного прерывани  первого канала (в регистре 35), схему И 43, щину 44 шодачИ последнего сигнала такта переключени , шину 45 подачи первого сигнала такта возврата, схему И 46, шину 47 предварительного запроса первого канала на обслуживание (группы шин 29), схему НЕ 48, схему И 49, шину запроса 50 второго канала на обслуживание (группа шин 29), схему НЕ 51, схему И 52, триггер блокировки 53 повторного прерывани  второго канала (в регистре 35), шину 54 подачи второго

сигнала такта возврата, схемы И 55, 56, схему НЕ 57.

Блок управлени  14 адресом посто нной пам ти (см. фиг. 3) содержит: регистр возврата 5 58 адреса посто нной пам ти, схему приема 59 (в регистр 58), регистр 60 признаков запросов каналов на обслуживание, схему занесени  61 (в регистр 60), шифраторы 62 признаков запросов каналов на обслуживание, схемы управлени  63 шифратором признаков запросов канала, схему формировани  64 адреса посто нной пам ти, шину 65 подачи первого сигнала такта переключени , щину 66 подачи второго сигнала такта переключени , схему И 67,

15 схему ИЛИ 68, шины 69 признаков запросов каналов (группы шин 29), щину 70 подачи сигнала опроса регистра 60 (признаков запросов каналов на обслуживание), схему И 71, щину 72 подачи признака такта возврата

0 (группа щин 22), схему выдачи (содержимого регистра 58) 73, щину 74 подачи последнего сигнала такта возврата, схему И 75.

В блок управлени  15 запросами на передачу данных (см. фиг. 4) вход т: дещифратор 76 запросов каналов на передачу данных, триггер 77 работы первого канала, триггер 78 работы второго канала, схема срочного запроса 79 второго канала, триггер блокировки запроса

0 80 второго канала, щина запроса 81 первого канала на передачу данных (группы щин 24), схема И 82, схемы ИЛИ 83, 84, щина 85 передачи сигнала переключени  на такт передачи данных, схема установки 86 (триггера 77), схема НЕ 87, схема И 88, щина запроса 89 второго канала на передачу данных (группы щин 24), схема ИЛИ 90, схема установки 91 (триггера 78), щина 92 срочного запроса второго канала на передачу данных (группы шин 24),

0 шина 93 срочного запроса первого канала на передачу данных (группы шин 24) схема НЕ 94, схема И 95, схема НЕ 96, шина 97 передачи сигнала последнего такта цикла передачи данных (такта записи), щина 98 передачи при5 знака такта записи, схема И 99.

В блок адресации 16 каналов (см. фиг. 5) вход т: регистр 100 признаков канала, дешифратор 101, управл ющий подключением регистров каналов к входным информационным

0 щинам процессора, дешифратор 102, управл ющий подключением регистров каналов к выходным информационным щинам процессора, дешифратов 103 пол  установки (отдельных триггеров), схема 104 приоритетов типа запросов каналов, дещифратор 105 приоритета признаков канала, схемы ИЛИ 106, 107, триггер признака 108 первого канала (в регистре 100), триггер признака 109 второго канала (в регистре 100), схемы И 110, схема ИЛИ 111, схема НЕ 112, схемы И 113, схема ИЛИ 114, схема НЕ 115.

Устройство управлени  1 однотипными каналами предназначено дл  подключени  к процессору одинаковых, с точки зрени  использовани  оборудовани  процессора, каналов ввода-вывода и управлени  передачей данных между ними и процессором.

Через устройство 1 к процессору 2 могут быть подключены два однотипных канала И и 12 (селекторных или селекторный и мультиплексный , имеющий автономную пам ть дл  хранени  управл ющих слов).

Каждый канал содержит набор регистров, управл ющих триггеров, логических схем и необходимых шин.

Управление вычислительной системой, в которой применено устройство управлени  1 однотипными каналами, осуществл етс  по программе с использовапием команд, которые реализуютс  по микропрограммам. Одной из основных системных функций  вл етс  передача управл ющей информации между подсистемами на всех этапах выполпени  операций ввода-вывода (онераций передачи данных).

Операци  передачи даппых начинаетс  по инструкции, котора  задает адрес канала и устройства ввода-вывода и при помощи специальных управл ющих слов указывает код команды, начальный адрес оперативной пам ти , количество слов данных, которые необходимо передать, и другие управл ющие признаки . Капал формирует управл ющее слово и хранит его в своих регистрах или в специальной пам ти.

Передача управл ющей информации между процессором и регистрами каналов производитс  через входные информационные шины 5, арифметическо-логическое устройство 4, выходные информационные шипы 6, коммутатор 17 и входные информационные щины 20 каналов .

Содержимое регистров каналов может быть микропрограммно проанализировано через выходные информационные щины 21 каналов, коммутатор 17, входные информационные шины 5 процессора и арифметическо-логическое устройство 4.

При передаче управл ющей информации между регистрами каналов 11, 12 и процессором 2 указанный в микрокоманде признак регистра , в который необходимо прин ть или из которого необходимо выдать информацию, принимаетс  через соответствующие щины 22 передачи (полей) микрокоманды в блок адресации каналов 16 и поступает в управл ющие каналы через шипы 23.

Получив команду (необходимую управл ющую информацию), канал освобождает процессор дл  выполнени  других инструкций.

Канал 11 (12) при готовности прин ть или передать байт или группу байтов (слов) данных , возбуждает запрос на передачу данных, который через соответствующую щину (группу иин 24) запросов каналов на передачу данных , блок управлепи  15 запросами на передачу данных и шину запросов 25 каналов поступает в блок микропрограммного управлени  7 процессора. Поэтому запросу работа процессора по выполнению текущей микропрограммы после завершени  очередного цикла «чтение - обработка - запись нриостанавливаетс  на цикл передачи данных между оперативной пам тью п каналом.

Дл  передачи адреса оперативной пам ти и информации ввода-вывода (данных) псполь зуютс  обычно щины и блоки, не показанные на фиг. 1.

При удовлетворении каждого запроса на передачу данных установка необходимых тактов «чтени  - записи, управление коммутацией информационных шин каналов и процессора , модифицирование адреса данных и счетчика нере;1,а15аемых слов производитс  при помощи блока управлени  передачей данных 19,

который подключен к управл емым каналам через шины 26, а с блокол; микропрограммного управлени  7 св зан через входные 27 и выходные 28 нщны управлени  процессором соответственно.

Когда канал заканчивает передачу данных, он возбуждает запрос на обслуживание, который через соответствующую шину группы шин 29, блок упраилепн  13 запросамп (каналов) на микропрограммное прерывание п соответствуюн1ую шину 25 поступает в блок 7. По тому сигналу в процессоре прерываетс  выполнение текущей микропрограммы после заверщенн  очередного цикла «чтени  - обработки - ... запись, есл)1 процессор не выполн ет более приоритетной микропрограммы (например, обработки возникшей ощибки). Адрес след ЮП1ей микрокоманды, котора  должна была выполн тьс , передаетс  через выходпые шины 30 в елок управлени  адреCON ПОСТОЯННО 14. где он и запоминаетс . этом в блоке 14 формируетс  начальный адрес обслужпва ощей микропрограммы и передаетс  через входные шнны 31 в адресный 9 посто нной пам ти 8.

oбpaзo производитс  переключение на л икропрограмм ое прерыван е.

Основной функцпей обслужпвающей микропрограммы  вл етс  передача управл  ощей ппформации eждy регистрах капалов п процессором . Пр 1знак капала, запрос которого будет удовлетвор тьс . автомат 1ческп устанавливаетс  в блоке адресации каналов 16 ио признаку канала, нолучпвшего приоритет г обслуживап 1И его запроса в блоке управлени 

запросами на микропрограммное прерывапие 13. Это позвол ет спользовать одпу микропрограмму дл  обслуживани  запросов различных каналов без предварительного микропрограммного переключени  признака канала,

регистрами которого и процессором будет производитьс  обмен управл ю1цей ннформации .

Микропрограл ма, обслуж ваю ла  запросы капалов, про 1звод т следу 0 цпе действи :

запоминает содержимое регистров процессора , которые будут пспользовапы прп работе с каналом в специальной част оперативной пам ти; считывает управл  0 цее слово (канала),

расположенное в с ец альной части оперативной пам ти (недоступной программисту); при этом адрес пам ти, где расположено управл ющее слово, формируетс  в блоке микропрограммного управлени  7 по признаку канала получившему приоритет в обслуживании процессором его запроса и поступающему из блока адресации каналов 16 по соответствующей входной щине 27; определ ет по признаку запроса канала на обслуживание (окончание операции ввода- вывода, зацепление по данным, по комапде и т. д.), поступающему из канала в блок управлени  адресом посто нной пам ти 14 по соответствующей шине группы шип 29, начальный адрес микропрограммы, обслуживающей данный признак; выполн ет необходимые действи  (окончание операции ввода-вывода, зацепление и т. д.) и записывает модифицированное или виовь сформированное (при зацеплении) управл ющее слово в оперативную часть пам ти; восстанавливает содержимое регистров процессора из части оперативной пам ти, запомненное в начале выполнени  данной микропрограммы; продолжает выполнение прерваппой микропрограммы , начина  с адреса микрокоманды, запомненного в блоке 14. Этот адрес возвращаетс  в адресный регистр 9 носто нной пам ти по входным шинам 31. Каналы рассматриваемой вычислительной системы имеют одинаковый приоритет в обслуживании их запросов, но при одновременном поступлении запросов от разных каналов предпочтение отдаетс  первому каналу, к когорому обычно подключаютс  более скоростные внешние устройства, имеющие ограниченное врем  ожидани  удовлетворени  нроцессором их запросов на обслуживание в некоторых последовательност х цепочек команд. Ко второму каналу подключаютс  устрой;тва; менее критичные ко времени удовлетворени  их запросов на обслуживание и передачу данных. Дл  определени  приоритета запросов каыа10В на обслуживание используетс  блок упзавлени  запросами на микропрограммное лрерывание 13, представленный на фиг. 2. При поступлении запроса на обслуживание )т первого канала по соответствующей шине 59 группы шин 29 запросов на обслуживание останавливаетс  признак запроса первого канала на выходе схемы И 40 дешифратора при )ритетов запросов на обслуживание 32. При том через схему установки 34 триггер 33 ие )еводитс  в единичное состо нпе, при котором I блоке микропрограммного уиравлени  7 нро| ,ессора после завершени  очередного цикла )бращени  к оперативной пам ти выполн етс  лециальный такт переключени  адреса по;то нной пам ти. Одним из сигналов такта пе )еключени  по шине 41 устанавливаетс  через ;хему 36 в единичное состо ние триггер блокиювки 42 повторного прерывани  первого кагала в регистре 35. При этом через схему И 43 блокируетс  возможность повторной установки признака запроса на обслуживание на выходе любой схемы И дешифратора 32. Последннм сигналом такта переключени  адреса посто нной пам ти по шине 44 триггер запросов 33 каналов на микронрограммное прерывание переводитс  в нулевое состо ние. Триггер 42 остаетс  в единичном состо нии до окончани  выполнени  обслуживающей микропрограммы, т. е. до такта возврата адреса посто нной пам ти. Первым сигналом этого такта по шине 45 через схему П 46 (по признаку такта возврата) триггер 42 переводитс  в нулевое состо ние, и становитс  возможной установка запроса на обслуживание на выходе соответствующей схемы И дешифратора 32, если какой-либо канал установил занрос на обслуживание. К первому каналу нодключаютс  обычно более быстродействующие устройства (например , магнитные диски), имеющие ограниченное врем  ожидани  получени  новых команд в некоторых последовательност х ценочек команд. Поэтому первый канал формирует сигнал предварительного запроса на обслуживание в тот момент времени, когда ему остаетс  передать нод управлением текуп1его управл ющего слова каиала не более максимального количества байтов, на нередачу которых каналу потребуетс  врем , несколько превышаюп1ее врем , необходимое дл  удовлетворени  запроса на обслуживание второго канала с учетом того, что при этом первый канал продолжает передачу данных и, следовательно , отнимает часть времени процессора и, таким образом, удлин ет врем  выполнени  микропрограммы обслуживани  запроса второго канала. Предварительный запрос, ноступаюший из наиболее приоритетного (первого) канала по соответствующей шине 47 группы шин запросов на обслуживание 29 через схему НЕ 48 блокирует возможность установки запроса на выходе схемы И 49 (схемы 37 запроса второго канала на обслуживание) на врем  ожидани  установки и удовлетворени  запроса первого канала на обслуживание. Если второй канал установил запрос на соответствующей шине 50 группы шин 29 и нет ни запроса, ни предварительного занроса первого канала, и процессор уже не выполн ет обслуживающую микропрограмму канала, т. е. не установлен ни один триггер в регистре блокировки повторного прерывани  35, то на выходе схемы И 52 дешифратора запросов на обслуживание 32 устанавливаетс  признак запроса второго канала, но которому (так же, как и по запросу первого канала) устанавливаетс  в единичное состо ние триггер запросов 33 каналов на микропрограммное прерывание и в такте переключени  адреса посто нной ам ти устанавливаетс  триггер блокировки 3 повторного прерывани  второго канала в егистре 35 через схему установки 36. Этот риггер находитс  в единичном состо нии до

окончани  выполнени  микропрограммы обслуживани  запроса второго канала. При этом через схему И 43 блокируетс  возможность повторной установки триггера 33. В такте возврата триггер 53 сбрасываетс  через схему И 46.

Если к началу выполнени  такта возврата какой-либо каиал установил запрос на микропрограммное прерывание на соответствующей шине (39 или 50), то первым сигналом такта возврата по шине 45 триггер блокировки повторного прерывани  того канала, запрос которого удовлетвор лс , переводитс  в нулевое состо ние, а следугонщм сигналом такта возврата по шине 54 через схему И 55 и схему установки 36 переводитс  в единичное состо ние триггер 42, если установлен запрос первого канала , или триггер 53, если установлен запрос второго канала и нет ни запроса, ни предварительного запроса первого канала. При этом блокируетс  возврат к прерванной микропрограмме при ИОМОП1И схемы блокировки 38 возврата адреса посто нной пам ти, состо щей из последовательно соединенных схемы И 56 и схемы НЕ 57, и организуетс  переход непосредственно к считыванию соответствующего управл ющего слова и определению признака запроса на обслуживание, мину  запоминание содержимого регистров пропессора, так как в специальной части оперативной пам ти еще наход тс  копии содержимого регистров процессора , записанные при первом переходе к микропрограмме обслуживани .

Признак запроса формируетс  при иомощи блока управлени  адресом посто нной пам ти, представленного на фиг. 3.

Первым сигналом такта переключени  по шине 65, выполн емого в процессоре по запросу каналов на микропрограммное прерывание, текуппш адрес прерванной микропрограммы через выходные пшны 30 и схему приема 59 передаетс  в регистр возврата адреса 58 посто нной пам ти.

Следуюишм сигпалом такта переключени , приход щим по шине 66, по установленному запросу с триггера 33 через схему И 67 и схему ИЛИ 68, вход щие в состав схемы формпроваии  адреса посто нной пам ти 64, начальный адрес икропрограмм обслуживани  передаетс  па входные адресные шипы 31.

Последним сигналом такта переключени , приход щим по щнне 44, по признаку канала, получившему приоритет в обслуживании его запроса (т. е. по триггеру блокировки повторного прерывани  42 или 53) через соответствуюи1ую схему управлени  63, соответствуюнхий шифратор 62 (по признаку канала, поступиваему по соответствуюпгей щине 69 группы шин 29) и схему занесени  61 в регистре 60 устанавливаетс  признак запроса канала (окончание операции ввода-вывода, зацепление и т. д.).

Затем начинаетс  выполнение обслуживающей микропрограммы. После завершени  микропрограммы обслуживани  запроса канала

выполн етс  такт возврата, в котором но признаку такта возврата (шина 72), поступающему по соответствующей щине передачи (полей ) микрокоманды 22 после одного из сигналов такта возврата (шина 55), если в блоке 13 не установлен запрос ни одного из каналов, т. е. если возврат адреса не бпокируетс  схемой 38 (см. фиг. 2), адрес микрокоманды , запомненный в такте переключени , из регистра 58 через схему выдачи 73 и схему ИЛИ 68 и входные шины передачи адреса 31 передаетс  в адресный регистр 9 и таким образом производитс  переход к выполнению прерванной микропрограммы.

Если к моменту заверщени  микропрограммы обслуживани  запроса канала будет установлен запрос этого же или другого канала, то возврат адреса посто нной пам ти блокируетс  сигналом, поступаюиим из схемы блокировки 38. В этом случае последним сигналом такта возврата, поступающим по шипе 74, по единичному состо нию соответствующего триггера блокировки повторного прерывани  (42 или 53) через схелп И 75 и соответствующую схему управлени  63 и шифратор 62 (по признаку запроса, поступившему по соответствующей шине 69 группы шин 29), а также через схему занесени  61 устанавливаетс  в регистре 60 признак запроса канала, получившего приоритет в обслуживании.

Микрокоманда, следуюша  за тактом возврата , выполн емым микропрограммно, производит переход к считыванию соответствующего управл ющего слова канала, определению признака запроса и т. д. Таким образом, как бы продолжаетс  начата  по первому запросу микропрограмма обслуживани . Это позвол ет сократить врем  обслуживани  запросов каналов , что особенно важно дл  устройств типа магнитных дисков (т. е. устройств, имеюн1их ограниченное врем  ожидани  новых команд в некоторых последовательност х цепочек команд).

При одновременной работе обоих капало врем  выполнени  обслуживаюи1их микропрограмм удлин етс  из-за того, что отдельные циклы оперативной пам ти и оборудование пронессора используютс  дл  удовлетворени  запросов каналов на передачу данных. Дл  регулировани  частоты удовлетвор емых процессором запросов на передачу данных при одновременной работе обоих каналов используетс  блок управлени  запросами на передачу данных 15, представленный на фиг. 4.

При поступлении запроса на передачу данных по соответствующей шине 81 группы шин запросов на передачу данных 24, если не удовлетвор етс  запрос второго канала (т. е. не установлен в единичное состо ние триггер 78 работы второго канала) и нет признака срочного запроса второго канала (на выходе схемы 79), то на выходе схемы И 82 дешифратора запросов 76 каналов на передачу данных устанавливаетс  признак запроса первого канала на передачу данных, который через схему ИЛИ 83 II схему ИЛИ 84 поступает через соответствующую шину 25 в процессор. По этому запросу процессор переключаетс  на выполнение тактов «чтени  - записи, во врем  которых осуществл етс  передача данных между обслуживаемым каналом п оперативной пам тью. При этом по сигналу переключени , поступающему по шине 85 и выходной шине 28 управлени  процессором (из блока 7) через схему 86 устанавливаетс  в единичное состо ние триггер 77 работы иервого канала, который поддерживает возбужденным выход схемы ИЛИ 83 до окончани  цикла передачи данных и блокирует через схему ПЕ 87 возможность установки признака запроса второго канала на передачу данных на выходе схемы И 88 дешифратора 76.

Если установлен запрос на передачу данных второго канала на соответствующей шине 89 группы шин 24 запросов на передачу данных, нет запроса первого канала н не установлен триггер 80 блокировки запроса второго канала , то на выходе схемы И 88 дешис|)ратора 76 устанавливаетс  признак занроса второго канала , который через схему ИЛИ 90, схему ИЛИ 84 и щину занросов каналов 25 поступает в блок микропрограммного управлени  7. По сигналу переключени  но шине 85 в этом случае через схему 91 устанавливаетс  триггер 78 работы второго канала, единичное состо ние которого поддерживает на выходе схемы ИЛИ 90 возбужденным признак запроса второго канала на передачу данных до конца цикла передачи данных.

Если возбуждены запросы обоих каналов на передачу данных одновременно, то вначале устанавливаетс  признак работы первого канала и удовлетвор етс  его занрос.

Обычно приоритет занроса первого канала на передачу данных выще, чем приоритет запроса второго канала. Но если во втором канале сформировалс  срочный запрос на передачу данных и поступил по соответствующей шине 92 срочного запроса второго канала группы шин 24, а срочного запроса первого канала на передачу данных нет, то на выходе схемы И 95 устанавливаетс  призпак срочного запроса второго канала, который через схему ИЕ 96 блокирует установку запроса первого канала на передачу данных на выходе схем И 82 и ИЛИ 83, если даже запрос первого канала установлен.

Признак срочного запроса устанавливаетс  в канале в том случае, если его буфер данных заполнен (в случае вынолнени  команды считывани  с внешнего носител ) или пуст (в случае выполнени  команды записи).

Если оба канала установили срочные занросы , то вначале удовлетвор етс  запрос первого канала.

При одновременной работе обоих каналов, учитыва  более жесткие требовани  ко времени выполнени  обслуживающих микропрограмм со стороны устройств, подключенных к первому каналу, необходимо ограничивать

частоту удовлетворени  запросов второго капала в течение времени выполнени  микропрограммы , обслуживающей запрос первого канала . По соответствующему признаку запрос

первого канала на микропрограммное прерывание (зацепление), вырабатываемому в блоке управлепи  адресом посто нной пам ти 14, в такте переключени  или такте возврата (описание фиг. 3) устанавливаетс  триггер блок ровки запросов второго канала 80, единичное состо ние которого блокирует установку признака запроса второго канала на передачу данных до формировани  признака срочного запроса второго канала. При этом через схему

И 95, ИЛИ 90 и ИЛИ 84 в блек 7 ностунает запрос на передачу данных и, как описано ранее , при переключении на такт передачи данных триггер 78 работы второго канала устанавливаетс  в единичное состо ние. Таким образом , организуетс  удовлетворение только срочных запросов второго канала в течение времени выполнени  процессором запроса первого канала на зацепление (получение новой команды).

Триггер 80 переводитс  в нулевое состо ние в конце выполнени  обслуживающей микропрограммы первого канала в такте возврата адреса посто нной пам ти, когда триггер блокировки повторного прерывани  первого канал а 42 переводитс  в нулевое состо ние по сигналу , вырабатываемому на выходе схемы И 46 (фиг. 2).

Триггер 78, а также триггер 77 сбрасываютс  в нулевое состо ние одним из сигналов последнего такта цикла передачн данных (такта заииси), поступающим по шине 97, по сигналу признака такта, вырабатываемому в блоке 19 и приход щему по шине 98 на схему И 99. Таки .м образом, триг ер ):аботы соотвстствующего капала находитс  в единичном состо нии в Te-ieiiiie ijcero никла передачи данных между оперативной пам тью г- обслуживаемым каналом .

Циклы передачи дат ьх между каналами и

01ера ивной пам тью выполн ютс  процессоры независимо от тек.у)1:е.й работы. Запросы на )е)едачу данных от каналов имеют наивысщиГ , приоритет. (Зни могут приостанавливать вынолнснне .микропрограмм, обслуживаюЦ1ИХ запросы каналов, которые, в свою очередь , могут прерывать выполнение любых инструкций 3 процессоре, в том числе и инструкций ввода - вывода. Поэтому в процессе работы каналов необходимо следить за признаками , онредел ющими адресацию обслуживаемого в данный момент канала. Дл  автома- мческого переключени  признаков (обслуживаемых ) каналов используетс  блок адресации каналов 16, представленный на фиг. 5.

Claims (1)

1. При выполнении инструкций ввода - вывода нризнак адресуе :сго канала устанавливаетс  микропрограммно в periiCTpe 100 по соответствующим сигналам, поступающим по шинам передач (полей) :;икрокоманды 22. Номера регистров каналоз, которые необходимо подключить к информационным шинам процессора (входным и выходным), указываютс  в микрокомандах и декодируютс  в дешифраторах 101 и 102 соответственно. Дл  переключени  отдельных триггеров каналов используетс  дешифратор пол  установки 103, управл емый микропрограммно. Выходные сигналы этих дешифраторов поступают в оба канала по шинам 23. Признаки каналов, установленные в регистре 100 (триггер признака 108 первого канала и триггер признака 109 второго канала), через дешифратор приоритета признаков 105 и соответствующие схемы ИЛИ 106 и 107 поступают в соответствующие каналы (первый и второй). Если выполнение инструкции ввода - вывода прерываетс  по запросу другого канала на обслуживание и процессор переходит к выполнению микропрограммного прерывани , то единичное состо ние триггера блокировки повторного прерывани  (42 или 53 - см. фиг. 2) через соответствуюп1ую схему И 110, схему ИЛИ 111 и схему НЕ 112 блокирует схемы И 113 и на выходе соответствуюшей схемы ИЛИ 106 (107) устанавливаетс  признак обслуживаемого капала, Дешифраторы 101, 102 и 103 используютс  так же, как и при выполнении инструкций ввода - вывода. После выполнени  обслуживаюгцей микропрограммы соответствующий триггер блокировки повторного прерывани  (42 или 53) переводитс  в нулевое состо ние и на выходах дешифратора 105 восстанавливаетс  состо ние, соответствуюн ,ее содержимому регистра 100. Если выполнение инструкции ввода - вывода или обслуживаюшей микропрограммы каналов приостанавливаетс  из-за запроса какого-либо канала на передачу данных, то по единичному состо нию триггера работы соответствуюшего канала (77 или 78) через схему ИЛИ 114 и схему НЕ 115 блокируютс  выхо5ы -схем И 110 и схем И ИЗ. При этом через схемы ИЛИ 106 или 107 в соответствуюшие каналы поступает признак обслуживаемого канала . Сигналы, необходимые дл  выполнени  тактов передачи данных, вырабатываютс  в блоке управлени  передачей данных 19 (см. фиг. 1). После сброса триггера работы канала (первого 77 или второго 78) восстапавливаетс  состо ние схемы И ПО и И 113. Таким образом, блок адресации каналов 16 автоматически переключает признаки управл емых каналов на всех этапах выполнени  операций ввода - вывода . Формула изобретени  Устройство управлени  каналами, содержашее коммутатор и блок управлени  передачей данных, соединенные по входам и выходам с соответствующими входами и выходами устройства , отличающеес  тем, что, с целью расширени  функциональных возможностей и повышени  надежности, оно содержит блок управлени  запросами на микропрограммное прерывание, блок управлени  адресом посто нной пам ти, блок управлени  запросами на передачу даппых и блок адресации каналов, причем первый выход блока управлени  запросами на микропрограммное прерывание соединен с первым входом блока управлени  адресом посто нной пам ти, первый выход которого подключен к первому входу блока управлени  запросами на передачу данных, второй и третий входы которого соединены соответственно со вторым выходом блока управлени  запросами на микропрограммное прерывание и выходом блока управлени  передачей данных , вход которого подключен к первому выходу блока управлени  запросами на передачу данных, второй выход которого подключен к первому входу блока адресации каналов, второй вход которого соединен с третьим выходом блока управлени  запросами на микропрограммное прерывание, первый выход блока адресации каналов подключен к управл юш,ему входу коммутатора, второй вход и второй выход блока управлени  адресом посто нной пам ти подключепы соответственно к адресным входу и выходу устройства, третий, четвертый и п тый входы блока управлени  адресом посто нной пам ти, четвертый и п тый входы и третий выход блока управлени  запросами на передачу данных, третий вход, второй и третий выходы блока адресации каналов , входы и четвертый выход блока управлени  запросами на микропрограммное прерывание соединены с соответствующими управл ющими входами и выходами устройства.

   I

   с SJ70ffa S3

   I Салона 2

   38

   Г лока55