SU1631549A1 - Устройство обработки информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано как самосто тельное устройство цифровой обработки информации или в составе мультимикропроцессорных систем . Цель изобретени  - расширение области применени  и функциональных возможностей за счет организации в мультипроцессорные системы на основе конвейерных, дистрибутивных, ассоТ6 17 циативных и универсальных структур с возможностью работы в режимах обработки данных типа сортировки, упор дочивани , группировки, прореживани . Устройство обработки информации содержит процессор 7. мультиплексор 2, шинный формирователь 3, блок пам ти 8, элемент И 13, элементы ИЛИ 11 и 12, дешифраторы 9 и 10, триггеры 1,6 и 14, регистр 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 5. Сущность изобретени  заключаетс  в возможности организации систем упом нутых структур посредством комбинации св зей между входами и выходами наборов устройств. При работе устройства используемс  свободные биты информации команда; B10Z микропроцессора типа ГМ 32010 с целью синхронизации процесса обмена данными между различными процессорами при включении их в мультипроцессорную систему. 9 ил. в к

Description

Изобретение относитс  к вычислительной технике и может быть использовано как самосто тельное устройство цифровой обработки сигналов, так и ,. л  создани  мультимикропроцессорных , систем (МТГС).

Цель изобретени  - расширение обасти применени  и функциональных озможностей за счет организации в д ультимикропроцессорные системы на основе конвейерных, дистрибутивных, ассоциативных и универсальных структур с возможностью работы в режимах обработки данных типа сортировки, yno-j5

 дочивани , группировки, прореживаи .

На фиг.1 приведена структурна  схема предлагаемого устройств ; на фиг.2 - формат команды условного 20 перехода B10Z; на фиг.З приведен фрагмент программы с различными вариантами кодировани  пол  свободных битов Z команды B10Z; на фиг.4 - 6 приведены временные диаграммы работы 25 устройства; на фиг.7 - пример построени  МПС с дистрибутивной и ассоциативной организацией на основе предлагаемого устройстваj на фиг.8 - пример построени  МПС конвейерной JQ структуры на основе предлагаемого устройства; на фиг.9 - пример построени  МПС универсальной структуры на основе предлагаемого устройства.

Устройство содержит первый триг- 35 гер 1, мультиплексор 2, шинный формирователь 3, пр мой выход 4 первого триггера, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ- НЕ 5, третий триггер 6, процессор 7, блок 8 пам ти, дешифраторы 9 и 10, 40 группы элементов ИЛИ 11 и 12, элемент И 13, второй триггер 14, и регистр 15. Цифрами на фиг.1 обозначены вход записи 16 устройства, вход выборки 17 устройства, пр мой выход 18 второго 45 триггера, информационные входы-выходы 19 устройства, вход 20 установки в ноль устройства (RS-сброс), адресные входы 21 мультиплексора, первый 22 синхронизирующий вход устройства, первый выход 23 квитировани  устройства , второй 24 и третий 25 синхронизирующие входы устройства, второй выход 26 квитировани  устройства, .информационные выходы 27 устройства, первые 28, вторые ,29 и третьи 30 синхронизирующие выходы устройства, , выход 31 инициализации пам ти процессора (MEN), информационные входы-вы55

.

Q

5 0 5

5

,ходы 32 процессора, выход 33 мультиплексора , второй вход 34 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, выход 35 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, управл ющий вход 36 процессора, адресные выходы 37 процессора, выход 38 разрешени  считывани  данных процессора (DEN), выход 39 разрешени  записи данных процессора (WE).

фиг.2 позицией А обозначено первое слово команды B10Z; В - второе слово команды B10Z. На фиг.4 - 6 номера позиций соответствуют номерам , обозначающим входы и выходы элементов на фиг.1. На фиг.7 - 9 позицией 40 обозначено устройство по фиг.1. На фиг.7 приведена мультипроцессорна  система, включающа  дистрибутивную (40j, 40,40,...,408) и ассоциативную (40,7, ,40j , 40 , « 40о) структуры.

На фиг.8 приведена конвейерна  структура МПС, где 40,. - ведущий процессор, а 402 - ведомый. На фиг.9, приведена МПС универсальной структуры , причем позици ми 40 ч,40г,...,40 обозначены ведущие процессоры, а 40j, 40((,.., ,40 vlt - ведомые.

Работу устройства рассмотрим в сос- таве МПС, построенной на его основе и, например, включающей конвейерную (фиг.8) дистрибутивную и ассоциативную (фиг.7) структуры. Описание работы МПС этих структур по сн ет работу МПС универсальной структуры (фиг.9), В качестве процессора используетс  микросхема, например, типа MS 32010. Выводы микросхемы подключают в соответствии с фиг.1. Разр ды DO-D15 шины 32 соедин ют с блоком 8 пам ти, информационным входом регистра 15 и DO...D3 мультиплексора 2, разр д D7 соедин ют с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ -НЕ 5 1,2,27-29.34- 40J - шины 37 адреса микропроцессора, |Разр ды АО-А11 соедин ют с адресными jвходами блока 8 пам ти, разр ды АО- А2 соедин ют с входами дешифраторов 9 и 10.

Информационные D-входы триггеров 1 и 14 соедин ют с общей цепью R- и S-входы триггера 6 соедин ют с цепью 1 (потенциал + 5В через резистор 1 КОм).

При работе устройства используетс  команда B10Z в цел х синхронизации процесса обмена данными между различными процессорами при включении их в МПС.

Команда условного перехода B10Z микропроцессора TMS 32010  вл етс  двухсловной (фиг,2). Первое слово

(A)представл ет собой код операции (КРП) команды B10Z, а второе слово

(B)- операнд,  вл ющийс  адресом перехода.

Дл  организации процесса синхронизации микропроцессора TMS 32010 от внешнего устройства используетс  то обсто тельство, что значение младшего байта слова А (разр ды 0-7)  вл ютс  безразличным дл  используемого микропроцессора при выполнении команды B10Z. Это позвол ет использовать содержимое младшего байта слова А в качестве идентификатора внешнего устройства (разр ды DO-D3) и уровн  синхросигнала (разр д Д7).

При считывании процессором 7 из блока 8 пам ти посредством сигнала с выхода 31 инициализации пам ти MEN команды В , код этой команды устанавливаетс  на информационном входе- выходе 32. Временные соотношени  сигнала с выхода 32 инициализации пам ти MEN и данных приведены на фиг.4, поз.31 и 32. Одновременно с этим под управлением разр дов DO - D3 производитс  мультиплексирование синхросигнала от внешнего устройства с одного из входов мультиплексора 2 на его выход. В рассматриваемом примере уровень синхросигнала от внешнего устройства имеет уровень Ч, поэтому па выходе мультиплексора 2 формируетс  сигнал 0м (фиг.4, поз.33). Этот сигнал с выхода мультиплексора 2 поступает на первый вход вход элемента 5.В случае кодировани  бита-идентификатора уровн  синхронизации нулем (фиг.2) на линии 34 (D7) устанавливаетс  уровень О. Следовательно на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 5 устанавливаетм  также О, который записываетс  сигналом с выхода 31 инициализации пам ти

HEN в триггер 6, устанавлива  «а управл ющем входе В10 процессора 7 уровень О. Временные диаграммы

этого процесса показаны на фиг.4. позици ми 33 - 36.

Во врем  обращени  к второму командному слову команды B10Z (слово В на фиг.2) процессор 7 провер ет состо ние управл ющего входа В10. В

5

0

5

0

5

0

5

0

5

зависимости от уровн  сигнала на этом входе он либо приступает к следующей команде (уровень 1), либо осуществл ет переход к заданному во втором слове В адресу блока пам ти (уровень О). Все команды условного перехода (фиг,3) реализуют режим ожидани  процессором готовности внешних устройств к вводу-выводу информации . Командой условного перехода I провер етс  синхросигнал, поступающий от первого внешнего устройства на нулевой вход из информационных входов 21 мультиплексора 2. Если этот сигнал имеет уровень 1, то на управл ющем входе В10 при выполнении процессором команды I сформируетс  уровень О. Поэтому в этом случае осуществл етс  переход по адресу, равному адресу самой команды I Этот режим  вл етс  режимом ожидани  процессором 7 готовности первого внешнего устройства к передаче информации. В случае готовности это внешнее устройство мен ет уровень синхросигнала на противоположный О. При этом на контакте В10 устанавливаетс  уровень 1 и процессор 7 выполн ет вслед за командой условного перехода I команду ввода информации в 3-ю  чейку внутрикристальной пам ти данных по нулевому порту (1N 3, РА 0).

Командой условного перехода II . провер етс  синхросигнал, поступающий от второго внешнего устройства на первый информационный вход (группы 21) мультиплексора 2. Режим ожидани  процессором 7 готовности этого устройства к приему информации реали- зуетс , если синхросигнал имеет уровень О. В противном случае, вслед за командой II выполн етс  команда III (фиг.З). Команда III провер ет синхросигнал, наступающий от третье- .го внешнего устройства. В случае наличи  синхросигнала, имеющего уровень 1 от третьего внешнего устройства, поступающего на 2-й информационный вход (группы 21) мультиплексора 2, процессор 7 осуществл ет режим ожидани . Когда третье внешнее устройство ввиду готовности к приему данных мен ет синхросигнал на уровень О, то процессор 7 вслед за командой «ус- довного перехода III, выполн ет команду вывода информации из 4-й  чейки внутрикристальной пам ти данных по 7-му порту (OU,T 4, РА 7}.

Таким образом, проанализировав состо ние второго и третьего внешних устройств, процессор 7 осуществл ет дл  них вывод информации. Использу  в качестве идентификатора устройство четыре бита из пол  свободных битов , можно тестировать состо ние шестл надцати устройств. При необходимости их число можно увеличить до шестидес ти четырех, а не производ  анализ уровн  синхросигнала (утратив идентификатор уровн  синхросигнала) - до ста двадцати восьми.

Устройство в составе МПС конвейерной структуры работает следующим образом .

Работа всей МПС начинаетс  с поступлени  сигнала на входе 20 установки в ноль (например, от кнопки) на входы установки триггеров 1 и 14 и процессора 7 всех процессоров из состава МПС (фиг.8). При установке сигнала Сброс в состо ние 1 все процессоры из состава конвейерной МПС начинают функционировать в соответствии с программным обеспечением, наход щимс  в,их блоках 8 пам ти.

Передача информации из процессора 40| в процессор 40 г осуществл етс  с использованием режима асинхронного обмена с квитированием ведущего1

40 и ведомого 40g процессоров. Этот режим не требует синхронизации рабочих программ, взаимодействующих между собой процессоров. Перед выполнением операции вывода данных процессор 40f анализирует сигнал - квитанцию готовности процессора 40g, поступающий с инверсного выхода триггера 1 с первого выхода 23 квитировани  на один из информационных входов 21 мультиплексора 2 процессора

40 ( (фиг.8).

С информационного входа мультиплексора 2 до управл ющего входа В10 процессора 7(404) Квитанци  проходит под управлением описанного алгоритма с использованием дополнительного кодировани  пол  свободных битов команды B10Z. До получени  квитанции микропроцессор 7 (40) находитс  в режиме

ожидани  (переход по команде B10Z по адресу этой же команды). Режим ожидани  процессора 40 наступает | в случае, если на первом входе 23 квитировани  от 40 установлен сиг 1

0

5

0

5

0

5

0

5

0

5

этом входе то процессор

нал уровн  О. Если на установлен уровень 1, 40-. выходит из режима ожидани  и пос-- ле команды B10Z выполн ет команду - вывода информации из внутрикристальной пам ти данных в регистр 15 по одному из 8 портов по внутримодульной шине 32 данных. Временна  диаграмма работы процессора 7 при выполнений команды вывода данных приведена на фиг.6. При выполнении команды вывода данных инициализаци  сигнала на входе инициализации пам ти MEN не производитс  (фиг,6, поз.31).На адрес-, ном входе 37 устанавливаетс  адрес порта вывода (фиг.6, поз.37), который поступает на вход данных дешифратора 9. Одновременно с этим адресом процессор вырабатывает сигнал на выходе разрешени  записи данных WE 1 (фиг.6,поз.39),который стробирует дешифратор 9 и элементы ИЛИ 11,имеющие три состо ни  выходной шины О, 1 и высокоимпедансное. Одновременно с этим на информационных входах-выходах процессора 7 устанавливаютс  данные (фиг.6, поз.32) дл  записи в регистр 15. Запись в регистр 15 производитс  управл ющим сигналом, поступающим с выхода одного из элементов ИЛИ 11 на управл ющий вход регистра 15 (фиг.8, цепь 29,16). Этим же сигналом производитс  установка триггера по S-входу (цепь 22) процессора 402.

Сигналом - ответной квитанцией ведомому процессору 40  вл етс  сигнал с пр мого выхода 4 триггера 1, поступающий на первый управл ющий вход мультиплексора 2 процессора 40

Если процессор 40 данных от процессора 40

. - готов к вводу

I, то при наличии на пр мом выходе 4 триггера 1 сигнала уровн  О (до поступлени  ответной квитанции) процессор 7 процессора 40g находитс  в режиме ожидани . При поступлении ответной квй- танции на этом выходе триггера уста- навливаетс  уровень 1 и процессор 7 процессора 402 выходит из режима ожидани  и после команды B10Z выполн ет операцию ввода во внутрикристальную пам ть данных из регистра 15 процессора 40 по любому из 8 портов ввода. Данные от процессора 40j в процессор 40Ј поступают по межпроцессорной шине 27-19 (фиг.8). Временна  диаграмма работы процессора при выполнении команлы ввода приведена на фиг.5. При выполнении команды ввода данных инициализаци  сигнала на входе инициализации пам ти MEN процессора 7 не производитс  (фиг.5, поз.31). На адресном входе 37 устанавливаетс  адрес порта ввода (фиг.5, поз.37), который поступает на информационный вход дешифратора 10. Одновременно с этим адресом процессор 7 вырабатывает сигнал на входе разрешени  считывани  данных DEN (фиг.5, поз.38), который стробирует дешифратор 10 и группу элементов ИЛИ 12, имеющие 3 состо ни  выходной шины.

Одновременно с этим согласно временной диаграмме фиг.5, поз.32, необходимо обеспечить.установку данных на информационных входах-выходах 32 процессора 7 процессора 40. На одном из выходов дешифратора 10 в соответствии с адресом порта на его входе формируетс  управл ющий сигнал,

10

Таким образом цикл асинхронного обмена информацией между процессор ми 404 и 40 д с применением режима взаимного квитировани  завершаетс 

Устройство в составе МПС дистри тивной и ассоциативной структур ра тает следующим образом.

Работа всей МПС начинаетс  с по туплени  сигнала сброса (например от кнопки) на входе -20 установки в ноль на входы установки триггеров и 14 и процессора 7 (фиг.1) всех процессоров из состава МПС на фиг Когда сигнал установки в ноль нахо дитс  в состо нии 1. все процесс ры начинают функционировать в соо ветствии с программным обеспечение наход щимс  в их блоке 8 пам ти.

Передача информации в дистрибут ной структуре МПС процессора 40Ј п цессору 40, 40,...,40g производ с  с использованием режима синхрон го обмена с квитированием ведущего

15

20

который, пройд  через элемент ИЛИ 12,25 (40 г) и ведомых (40,40,...,40g)

10

63154910

Таким образом цикл асинхронного обмена информацией между процессорами 404 и 40 д с применением режима взаимного квитировани  завершаетс .

Устройство в составе МПС дистрибутивной и ассоциативной структур работает следующим образом.

Работа всей МПС начинаетс  с поступлени  сигнала сброса (например, от кнопки) на входе -20 установки в ноль на входы установки триггеров 1 и 14 и процессора 7 (фиг.1) всех процессоров из состава МПС на фиг.7. Когда сигнал установки в ноль находитс  в состо нии 1. все процессоры начинают функционировать в соответствии с программным обеспечением, наход щимс  в их блоке 8 пам ти.

Передача информации в дистрибутивной структуре МПС процессора 40Ј процессору 40, 40,...,40g производитс  с использованием режима синхронного обмена с квитированием ведущего

15

20

35

по вл етс  на третьем синхронизирующем выходе 30 процессора 40g.

Далее этот сигнал поступает на вход 17 выборки регистра 15 процессе- Ра40./30

В результате этого данные из регистра 15, устанавливают на межпроцес - сорной (системной шине данных 27- 19. Управл ющий сигнал с одного из выходов дешифратора 10 также поступает на вход элемента И 13, с его выхода - на входы выборки и .режима (BS и CS) шинного формировател  3 и на вход сброса (R) триггера 1.

В результате этого информаци  с системной шины 27-19 (фиг.8) через шинный формирователь 3 устанавливаетс  на информационных входах-выходах 32 процессора 402 и записываетс  во внутрикристальную пам ть данных процессора 7 процессора 40 в соответствии с временной диаграммой на фиг.5, поз.32.

Кроме обеспечени  записи информации во внутрикристальную пам ть данных процессора 7 управл ющий сигнал с выхода элемента И 13,- поступа  на R-вход сброса триггера 1, сбрасыва  сигналы квитанции (первый вход 23 квитировани  и 40Ј) и ответной квитан40

45

50процессоров .

Перед выполнением операции вывода данных процессор 40 анализирует сигналы квитанции готовности тех ведомых процессоров, дл  которых осуществл етс  (Вывод информации в данный момент времени. Эти квитанции поступают на входы мультиплексора 2 процессора 40 с инверсных выходов 4 триггеров 1 ведомых процессоров (фиг.7), синхронизирующий вход 21 у 401 и первые выходы квитировани  23 у 40 , 40g.,... ,40g) . Если ведомые процессоры готовы к приему данных от процессора 40,,, то сигналы готовности имеют уровень 1. Если же какие- либо ведомые процессоры не готовы к приему данных от процессора 40, то сигналы готовности от этих процессоров приход т на вход мультиплексора 2 процессора 40 j уровнем О.

Перед выводом информации процессор 7 процессора 4Q использу  описанный механизм с применением команды B10Z анализирует сигнал готовности - квитанцию от этого ведомого процессора , с которым должен осуществл тьс  обмен (40,40,...,40g).

Если квитанци  приходит уровнем логического нол , процессор 7 процесции (пр мой выход 4 триггера 1), под-55 сора 40 , осуществл ет режим ожидани . По мере готовности к приему данных ведомый процессор посылает квитан цию уровнем 1. При поступлении этой

готавлива  триггер 1 дл  нового цикла обмена данными между процессорами 40 ( и 40g.

5

0

0

5

0процессоров .

Перед выполнением операции вывода данных процессор 40 анализирует сигналы квитанции готовности тех ведомых процессоров, дл  которых осуществл етс  (Вывод информации в данный момент времени. Эти квитанции поступают на входы мультиплексора 2 процессора 40 с инверсных выходов 4 триггеров 1 ведомых процессоров (фиг.7), синхронизирующий вход 21 у 401 и первые выходы квитировани  23 у 40 , 40g.,... ,40g) . Если ведомые процессоры готовы к приему данных от процессора 40,,, то сигналы готовности имеют уровень 1. Если же какие- либо ведомые процессоры не готовы к приему данных от процессора 40, то сигналы готовности от этих процессоров приход т на вход мультиплексора 2 процессора 40 j уровнем О.

Перед выводом информации процессор 7 процессора 4Q использу  описанный механизм с применением команды B10Z анализирует сигнал готовности - квитанцию от этого ведомого процессора , с которым должен осуществл тьс  обмен (40,40,...,40g).

Если квитанци  приходит уровнем логического нол , процессор 7 процес5 сора 40 , осуществл ет режим ожидасора 40 , осуществл ет режим ожидани . По мере готовности к приему данных ведомый процессор посылает квитанцию уровнем 1. При поступлении этой

квитанции процессор 7 процессора 40 выходит из режима ожидани  и после команды B10Z выполн ет операцию вывода из внутрикристальной пам ти в ре- с гистр 15 данных дл  ведомого процессора . Временна  диаграмма выполнени  операции вывода данных процессором

7приведена на фиг.6.

Вывод данных процессором 7 в ре- гистр 15 производитс  аналогично случаю конвейерной организации с той лишь разницей, что запись в регистр Г5 осуществл етс  при инициализации каждого из 8 портов. С этой $ целью синхросигналы дл  каждого из

8портов вывода данных с выхода дешифратора 9 поступает на первые входы элементов ИЛИ группы 11, стробируе- мых сигналом WE разрешени  записи цессора 7, а выходы элементов ИЛИ 11 объедин ютс  по схеме МОНТАЖНОЕ ИЛИ

и поступают на управл ющий С-вход регистра 15 (фиг.7, линии 16,2.9). Сигналами ответных квитанций от ве- 25 дущего (процессор 40) к ведомым (40,40Ј,...,40g)  вл ютс  сигналы с выхода дешифратора 9 (фиг.7, группа линий 28), поступающие.на вход , установки триггера 1(фиг.7,лини 

Таким образом, одновременно с за- . писью в регистр 15 процессора 40 данных по команде вывода по любому из 8 портов происходит установка триггера 1 того процессора, которому пред- назначена информаци  в регистре 15 процессора 40|. С выхода триггера 1 сигнал ответной квитанции ведущего процессора поступает на первый управл ющий вход мультиплексора 2 ве-до домого процессора. Анализ ответной квитанции ведомым процессором осуществл етс  при помощи рассмотренного механизма с использованием команды B10Z. Если триггер 1 установлен, 45 то сигнал с его выхода приходит на первый tуправл ющий,вход мультиплексора 2 уровнем 1. Это означает, что информаци  дл  данного процессора поступила в регистр 15 ведущего процессора 40 j. Если же информаци  в регистр 15 процессора 40j еще не занесена , то сигнала ответной квитанции к ведомому процессору нет и на пр мом выходе триггера 1 устанавливаетс  уровень О. При этом ведомый процессор осуществл ет режим ожидани . При , поступлении сигнала ответной квитанции от ведущего процессора 40j ведо50

55

,

мый процессор выходит из режима ожи- дани  и выполн ет операцию вврда . данных их регистра 15 процессора 40;.. Ввод данных процессором 7 ведомого процессора из регистра 15 ведущего процессора 40 Ј производитс  аналогично вводу данных процессором 40г из процессора 40 (фиг.8) в случае конвейерной организации. Однако , чтобы обеспечить возможность вывода информации из процессора 40Г каждому из ведомых процессоров в дистрибутивной структуре МПС выходы регистра 15 ведущего процессора 40 (фиг.7, группа линий 27) посредством системной шины X соединены с вторыми входами-выходами 19 шинных формирователей 3 всех ведомых процессоров , а линии синхросигналов порта ввода данных всех ведомых процессоров объединены по схеме МОНТАЖНОЕ ИЛИ с входом выборки регистра 15 ведущего процессора (фиг.7,линии 30, 40,...,40g).

С целью обеспечени  правомерности этого объединени  синхросигналы всех портов ввода с выхода дешифратора 10 поступают на входы элементов ИЛИ группы 12, стробируемых сигналом DEN разрешени  считывани  процессора 7 имеющих три состо ни  на выходе (О, 1 и высокоимпедансное).

Кроме обеспечени  записи информации во внутрикристальную пам ть данных процессора 7 одного из ведомых процессоров, управл ющий сигнал с выхода элемента И 13 этого процессора , поступа  на R-вход сброса триггера 1, устанавливает О на первом входе квитировани  (фиг ,7, линии 23 и 24) и на пр мом выходе триггера 1, подготавлива  триггер 1, участвовавший в обмене ведомого, к новому циклу обмена данными с ведущим процессором 40 г.

Синхросигнал порта ввода у каждого из ведомых процессоров может быть выбран произвольно (допустимо задействовать любой их выходов группы элементов ИЛИ 12,фиг.7,лини  30).

В дистрибутивной структуре асинхронный обмен с взаимным квитированием приводит к бесконфликтной ситуации обмена, так как ведущий процессор 40j не осуществл ет ввода нового данного в регистр 15 до тех пор, пока ведомый процессор не выполнит освобождение этого регистра.

При подключении в дистрибутивной структуре к одному из портов вывода данных (люба  из линий группы линий 28) ведущего процессора 40,- одновре- менно несколько ведомых процессоров 40,, 40,...,40g,(лини  22 на фиг.7) на системной шине данных X производитс  группировка (передача данных от ведущих процессоров к одной из групп ведомых процессоров) и сортировка данных (распределение данных между ведомыми процессорами по какому-либо признаку)ввиду одновременного ввода одинаковых данных о шине X этими ведомыми процессорами.

В случае отсутстви  необходимости прин ти  отдельных данных ведомыми процессорами, (в соответствии со своим программным обеспечением} данные прореживаютс  (т.е. каждый процессбр принимает данные через интервал ) .

Упор дочивание данных по шине X (распределение данных ведущими проце сорами между ведомыми) производитс  под управлением ведущего процессора 40j. за счет определ емого им (в соответствии с программным обеспечением ) пор дка следовани  сигналов, от- ветных квитанций соответствующим ведомым процессорам.

Передача информации в ассоциативной структуре МПС от процессоров 40t , . ,.,40g к процессору 40 |м про- изводитс  с использованием режима асинхронного обмена с квитированием ведущего 40 щ и ведомых 40,, 402,... 40g -процессоров«

Перед выполнением операции вывода данных те из ведомых процессоров, которые осуществл ют обмен с ведущим процессором 40щ в данный момент времени , анализируют сигналы квитанций готовности ведущего к вводу информа- ции.

Дл  каждого из ведомых квитанции поступают с пр мого выхода 18 триггера 14 на второй управл ющий вход мультиплексора 2. Если ведущий процесор 40ш готов к приему данных от соответствующего ведомогопроцессора, то сигнал квитанции с пр мого выхода триггера 14 этого ведомого процессора имеет уровень О.

Если же ведущий процессор 40(ц не готов к приему данных от соответствующего ведомого, то сигнал с пр мого выхода триггера 14 приходит на вто

0

5 0

,.

д

0

рой управл ющий вход мультиплексора 2 этого ведомого процессора уровнем 1.

Перед выводом информации в регистр 15 процессор 7 ведомого процессора, вступающего в обмен с ведущим процессором 40,,,. использу  описанный механизм с применением команды B10Z, анализирует сигнал квитанции с первого выхода квитировани  устройства от ведущего процессора 40 щ.

Если квитанци  на пр мом выходе триггера 14 приходит уровнем логического О,то процессор 7 ведомого процессора выходит из режима ожидани  и после команды B10Z выполн ет операцию вывода из внутрикристальной пам ти в регистр 15 данных дл  ведущего процессора 40Ш. Временна  диаграмма выполнени  операции вывода данных процессором приведена на фиг.6. Вывод данных процессором 7 ведомого процессора в регистр 15 производитс  аналогично случаю конвейерной организации . Однако синхросигнал с любого из выходов элементов группы ИЛИ 11 (фиг.7, лини  29), кроме управл ющего входа С регистра 15 (фиг.7, лини  16), поступает также на S-вход установки триггера 14 (фиг.7, лини  24), поэтому одновременно с записью данных в регистр 15 по этому синхросигналу производитс  установка триггера 14 (на пр мом выходе триггера 14 устанавливаетс  сигнал уровн  1 Это состо ние триггера 14 означает, что в регистр 15 занесены данные и повторный ввод их туда невозможен. Такой механизм индикации загрузки или освобождени  регистра 15 применен дл  всех ведомых процессоров.

Каждый из ведомых посылает сигнал ответной квитанции ведущему процессору 40 ц, с инверсного выхода 26 триггера 14 (фиг.7, вывод 26). Эти сигналы поступают на информационные входы мультиплексора 2 (фиг.7, лини  21 у 40 щ) ведущего процессора 40 ц( . Перед вводом информации с одного из ведомых процессоров ведущий анализирует при помощи механизма с применением команды B10Z соответствующий сигнал ответной квитанции. Если этот сигнал имеет уровень 1, то информации в ; соответствующем регистре 15 ведомого, процессора нет и ведущий процессор 44),„ переход т к режиму ожидани . При записи информации в регистр 15, сигнал ответной квитанции с пр мого выхода триггера 1 мен ет уровень на О, следовательно, ведущий процессор 40 л, выходит из режима ожидани  и осуществл ет ввод информации из регистра 15 соответствующего ведомого процессора.

Временна  диаграмма выполнени  операции ввода данных процессором 7 приведена на фиг.5. Ввод данных процессором 7 ведущего процессора 40(„ из регистра 15 одного из ведомых процессоров производитс  аналогично вводу данных процессором 40 из про- цессора 40 в случае конвейерной организации. Однако, чтобы обеспечить возможность ввода информации из какого-либо ведомого процессора

40 „ 40

2.5

,40,

в ассоциативной схе

ме выходы регистров 15 всех ведомых - процессоров (фиг.7 выходы 27) посредством второй системной шины Y соединены с первыми входами-выходами шинного формировател  3 ведущего процессора (фиг,7,вход 19). Ввод данных ведущим процессором из ведомых процессоров осуществл етс  при помощи восьми управл ющих синхросигналов, поочередно по вл ющихс  на выходах элементов группы ИЛИ 12 (фиг.7, выход 30) у 40 Н( (см„режим ввода данных процессором 40 конвейерной организации ) . Эти сигналы, поступа  на входы Z выборки регистров 15 соответствующих ведомых процессоров (фиг,7s лини  17) производ т вывод того или иного регистра 15 из высоко импедансного состо ни , помеща  на системную шину Y соответствующую ин- формацию. Одновременно с этим, управл ющие сигналы, поступа  на R-входы сброса триггеров 14 ведомых процессоров , сбрасывают сигналы квитанци  (пр мой выход 18 триггера 14) и ответной квитанции (фиг.7, второй выход квитировани  на линии 26 у 40,. ...,40g) подготавлива  триггеры 14 участвовавших в обмене ведомых процессоров к новому циклу обмена данными с ведущим процессором 40(|1.

В ассоциативной структуре арбитраж системной шины данных Y осуществл ет ведущий процессор 40 щ. По его управлением инициализируетс  последовательный обмен со всеми ведомы ми процессорами. Ведущий процессор 40//; опрашивает в соответствии со своим программным обеспечением ре

$

0

0

5

5 .

5

50

55

гистры 15 ведомых процессоров, исключа  возможность возникновени  конфликтных ситуаций на общей системной шине Y.

В ассоциативной структуре под управлением ведущего процессора 40Ш на системной шине Y производитс  сортировка, упор дочивание, группировка и- прореживание данных, поступающих от ведомых 40 ,|, 402.,...,40g процессоров, ввиду различных вариантов опроса их регистров 15.

Claims (3)

1. Формула изобретени 

   Устройство обработки информации, содержащее процессор, мультиплексор, информационные входы которого  вл ютс  синхронизирующими входами устройства , регистр, информационные входы которого соединены с информационными входами-выходами процессора, вход синхронизации регистра  вл етс  входом записи устройства, вход выборки регистра  вл етс  входом выбора устройства, а выходы - информационными выходами устройства, отличающее с  тем, что, с целью расширени  области применени  и функциональных возможностей з-а счет организации в мультипроцессорные системы на основе конвейерных, дистрибутивных, ассоциативных и универсальных структур с возможностью работы в режимах обработки данных типа сортировки, упор дочивани , группировки , прореживани , в него введен первый, второй и третий триггеры, блок пам ти, шинный формирователь, два дешифратора, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, перва  и втора  группы элементов ИЛИ и элемент И, выход которо-0 го соединен с входом установки в О первого триггера, входом выбора режима шинного формировател , выход мультиплексора соединен с первым входом элемента ИСКЛЮЧЙОЩЕЕ ИЛИ-НЕ, второй вход которого соединен с соответствующим разр дом информационного входа- выхода процессора, адресные выходы которого соединены с адресными входами блока пам ти, информационными входами первого и второго дешифратор ров, выходы которых соединены с первыми входами элементов ИЛИ первой и второй группы соответственно, выходы первого дешифратора  вл ютс  пеовымй синхронизирующими выходами

   устройства, выходы элементов ИЛИ первой и второй группы  вл ютс  вторыми И третьими синхронизирующими выходами устройства соответственно, выходы второго дешифратора соединены с входами элемента И, информационные входы-выходы устройства соединены первыми информационными входами-выходами шинного формировател , вторые информационные входы-выходы которого соединены с информационными входами- выходами процессора,вход установки в О которого  вл етс  входом установки в О устройства и соединен с входами синхронизации первого и второго триггеров, входы установки которых  вл ютс  первым и вторым входами установки режима устройства, пр мые выходы первого и второго триггеров соединены с первым и вторым управл ющими входами мультиплексора соответственно, а инверсный выход первого триггера  вл етс  первым выходом квитировани  устройства, вход

   Г

   LACK 4 TBLR О LAG О

   WAIT I BIQZ WAIT I Iti 3, PA О

   | WAIT 2 BI02 WAIT 2

   WAIT 3 BIOZ WAIT 3

   OUT 4, PA 7

   данных третьего триггера соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, синхронизирующий вход - с выходом инициализации пам ти процессора и входом выборки блока пам ти, входы- выходы данных которого соединены с информационными входами-выходами процессора, управл ющий вход котороQ го соединен с выходом третьего триггера , выход разрешени  считывани  процессора соединен с управл ющим входом второго дешифратора и вторыми входами элементов ИЛИ второй группы, а выход разрешени  записи соединен с уп- равл ющим входом первого дешифратора и вторыми входами элементов ИЛИ первой группы, вход сброса второго триггера  вл етс  управл ющим входом уст0 ройства, а инверсный выход - вторым выходом квитировани  устройства, адресные входы мультиплексора соединены с соответствующими разр дами информационных входов-выходов процессора.

   Фиг.2

   I. Команда условного перехода /15 14 13 12 II 10 9 8 7 6 5 4 3 2 I О

   II i i о 11тог гоооэ
2. 2. Команда условного перехода

   15 14 13 12 II 10 9 8 7 6 5 4 3 2 I О II I I 0 I

   -
3. 3. Команда условного перехода 15 14 13 12 II 10 9 8 7 6 5 4 3 2 I О IIIIOIIOQ2ZZ0010

   и

   Oa«jLUtM

   fva«a SЈ

   S 5Ј a

   X

   ы

   1 Ul

   J

   4D

   rT3

    . п. ч «

   «. t

   « r