SU798853A1 - Процессор с реконфигурацией - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в ЭВМ с высокими требовани ми к сохранению их работоспособности .

Известны процессоры с реконфигурацией , в которых отказ блока отработки не ведет к потере работоспособности . Они содержат резервный блок обработки данных и несколько рабочих блоков обработки данных. При возникновении нарушений в каком-либо блоке обработки состо ние нормального функционировани  системы сохран етс  благодар  переключеник неисправного блока на резервный l и 2.

Недостаток устройств - введение резервного вычислительного оборудовани  и сложна  система коммутации этого резервного оборудовани .

Наиболее близким к предлагаемому  вл етс  процессор с реконфигурацией содержащий первую и вторую локальные пам ти с регистром адреса операнда и с первым и вторым селекторами, первый и второй блоки обработки с первым и вторым регистрами операнда, с третьим и четвертым селекторами и с первым и вторым блоками контрол , пам ть микрокоманд с регистром адреса микрокомандь, блок повторного запуска , два элемента И, элемент ИЛИ, причем выход регистра адреса операнда соединен с адресными входами первой и второй локальных пам тей, к информационным входам которых подключены выходы первого и второго селекторов , соответственно, а к выхо-дам - информационные входы третьего

0 и четвертого селектора, выходы которых через первый и второй регистры операнда подключены ко входам первого и второго блоков обработки, соответственно , -выходы которых соедине5 ны со входами первого и второго блоков контрол , соответственно, со входами первого и второго селекторов, первый вход регистра адреса микрокоманды соединен с выходом блокгг по0 вторного запуска, второй и третий входы - с управл ющим входом устройства и с выходом пам ти микрокоманд, выходы которой подключены к упранл ющим выходам устройства, выходы пер5 вого и второго блоков контрол  соединены с управл ющими входами первого и второго селектора, со входами первого элемента ИЛИ, со входами с лока повторного запуска, выход записи 0 пам ти микрокоманд соедиь и с первыми входами первого и второго элементов И, выход которых соединен с управл ющими входами первой и вторбй локальных пам тей, соответственно Гз. Недостаток процессора - об зательность в двойном наборе рабочих микропрограмм , один из которых рассчитан ла обработку данных до реконфигурации на полноразр дном блоке обработки , aJt pyгoй - на обработку данных блоком обработки с вдвое меньшей раз р дностью. Это приводит практически к удвоению оборудовани , пам ти микрокоманд .

Цель изобретени  - сокращение пам ти микрокоманд.

Поставленна  цель достигаетс  тем, что в известный процессор, содержащий первую и вторую локальные пам ти, регистр адресу операнда, первый, второй, третий и четвертый селекторы, первый и второй регистры операнда, первый и второй операционные блоки, первый и второй блоки контрол , регистр адреса микрокоманды, пам ть микрокоманд, блок повторного запуска, первый и второй элементы И, первый элемент ИЛИ, причем выход регистра адреса операнда соединен с адресным входом первой и адресным входом второй локальных пам тей, выход первой локальной пам ти соединен с первыми информационными входами третьего и четвертого селекторов, вторые информационные входы которых соединены с выходом второй локальной пам ти, информационный вход которой соединен с выходом второго селектора выход первого селектора соединен с информационным входом первой локальной пам ти, управл ющие входы первой и второй локальных пам тей соединены , соответственно, с выходами первого и второго элементов И, первые входы которых соединены с первым выходом пам ти микрокоманд, второй выход которой соединен с первым вхо дом регистра микрокоманды, выход которого соединен с входом пам ти микрокоманд, третий и четвертый выходы которой  вл ютс , соответственно , первым и вторыми управл ющими выходами устройства, второй вход регистра адреса микрокоманды соединен с выходом блока повторного запуска , третий вход регистра адреса микрокоманды .. вл етс  управл ющим входом устройства, выход третьего, четвертого селекторов соединены, соответственно,с информационным входом первого и информационным входом второго регистров операнда, выход первого и выход второго регистра операнда соединены, соответственно, с входами первого и второго операционных блоков, выход первого операционного блока соединен с первыми информационными входами первого и второго селекторов и входом первого

блока контролА,выход которого соединен с первыми управл ющими входами первого и второго селекторов, первым входом блока повторного запуска и первым входом первого элемента ИЛИ, выход второго операционного блока соединен со вторыми информационными входами первого и второго селекторов и с входом второго блока контрол , гаыход -которого соединен со втоцмлми управл ющими входами первого и второго селекторов, со вторым входом блока повторного запуска и вторым входом первого элемента ИЛИ,введены бло формировани  синхроимпульсов, триггер управлени , триггер полутакта, второй и третий элементы ИЛИ, элемент НЕ и третий, четвертый, п тый и шестой элементы И, причем первый вход блока формировани  синхроимпульсов  вл етс  синхровходом устройства , второй и третий входы блока формировани  синхроимпульсов соединены , соответственно, с выходами п того и шестого элементов И, первый выход блока формировани  синхроимпульсов соединен с входом регистра адреса операнда, четвертым входом регистра адреса микрокоманды, единичным входом триггера полутакта и первым входом третьего элемента И, второй выход блока .формировани  синхроимпульсов соединен с управл ющим входом первого и управл ющим входом .второго регистра операнда и счетным входом триггера полутакта, третий выход блока формировани  синхроимпульсов соединен со вторыми входами первого и второго элементов И и с первыми входами четвертого, п того и шестого элементов И, выход первого элемента ИЛИ соединен со вторым входом третьего элемента И .и входом элемента НЕ, выход которого соединен с первыми второго и третьего элементов ИЛИ, вторые входы которых соединены соответственно с единичным и нулевым выходом триггера полутакта, выход второго элемента ИЛИ соединен с управл квдим входом третьего селектора, с третьим входом первого элемента И со,вторым входом четвертого элемента Л, выход третьего элемента ИЛИ соединен с управл ющим входом четвертого селектора и с третьим входом второго элемента И, выход третьего и выход четвертого элемента И соединены, соответственно , с единичным и нулевым входами триггера управлени , единичный и нулевой вьаходы которого соединены , соответственно, со вторым входом шестого и вторым входом п того элемента И.

На чертеже изображена блок-схема процессора с реконфигурацией.

Claims (3)

1. Устройство содержит регистр 1 адреса операнда, первую 2 и вторую 3 локальные пам ти, первый 4, второй 5 третий 6 и четвертый 7 селектору, первый 8 и второй 9 регистры ойеранда , первый 10 и второй 11 операционные блоки, первый 12 и второй 13 блоки контрол , первый элемент ИЛИ i4, блок 15 повторного запуска, регистр 16 адреса микрокоманды, к кото рому подключен управл ющий вход 17 устройства, процессор включает паLMHTb 18 микрокоманд, выходы которой подключены к управл ющим выходам 1 устройства. Кроме- того, процессор со держит первый 20 и второй 21 элементы И, блок 22 формировани  синхроимпульсов , триггер 23 полутакта, третий 24, четвертый 25, п тый 26 и шес той 27 элементы И, элемент НЕ-28, вт рой 29 и третий 30 элементы ИЛИ, три гер 31 управлени , синхровход 32 устройства. Процессор с реконфигурацией работает следующим образом. По каждому синхроимпульсу на синхровходе 32 блок 22 формировани  синхроимпульсов формирует один из трех синхроимпульсов.(Блок 22 формировани  синхроимпульсов может быть реализован с использованием, например , трехразр дного сдвигового регистра ). Каждый из трех выходов блока 22 формировани  синхроимпульсов соответствует одному из вырабатываемых им синхроимпульсов. Третий выход блока 22 формировани  синхроимпульсов через п тый 26 и шестой 27 элементы И, управл емые, соответственно нулевым и единичным выходами триггера 31 управлени , циклически заведен соответственно, на второй и третий входы блока 22 формировани  синхроим пульсов. Если триггер 31 управлени  сбрасываетс , то вслед за третьим синхроимпульсом вырабатываетс  первый . При наличии ошибки устанавливаетс  триггер 31 управлени  и вслед за третьим синхроимпульсом формирует с  второй, т.е. блок 22 формировани  синхроимпульсов в течение одного машинного такта может формировать одну из двух последовательностей синхроимпульсов , состо щую из трех синхроимпульсов - первого, второго.и третьего , и из п ти - первого, второго, третьего, второго, третьего. ; При отсутствии ошибок триггер 31 управлени  сбрасываетс  и вырабатываетс  последовательность из трех Ьинхроимпульсов. По первому синхро 1мпульсу такта производитс  занесейие информации в регистр 1 адреса операнда и в регистр 16 адреса микрокоманды. Адрес микрокоманды подаетс  на вход пам ти 18 микрокоманд .и производитс  считывание очередной микрокоманды.Адрес операнда из регистра 1 адреса операн да поступает на адресные входы первой 2 и второй 3 локгшьных пам тей, откуда считываетс  старша  и младша  половинь операнда, которые через, третий Ъ и четвертый 7 селекторы по второму синхроимпульсу поступают в первый 8 и второй 9 регистры операнда и подаютс  на обработку в первый 10и второй 11 операционные блоки, ртарша  и младша  половины результата обработки через первый 4 и второй 5 селекторы подаютс  на входы первой 2 и второй 3 локальных пам тей,куда они занос тс  по третьему синхроим-, пульсу. Работу первого 10 и второго 11операционных блоков контролируют первый 12 и второй 13 блоки контрол . При наличии ошибки в одном из операционных блоков 10 и 11 сигнал с выхода первого 12 или второго 13 блока контрол  запускает блок 15 повторного запуска, который обеспечивает повторное выполнение последней микрокоманды . Сигнал ошибки через первый элемент ИЛИ 14и третий элемент И 24 по третьему синхроимпульсу устанавливает триггер, 31 управлени , что обеспечивает формирование в следующем машинном такте последовательности из п ти синхроимпульсов. Инвертированный элементом НЕ 28 сигнал ошибки подаетс  на входы второго 29 и третьего 30 элементов ИЛИ. Сигнал ошибки управл ет также работой первого и второго 5 селекторов, бло ,киру  передачу через них информации с выхода неисправного блока обработки и разреша  - с выхода исправного. Триггер 23 полутакта устанавливаетс  по первому синхроимпульсу в единицу , а по второму - в нуль. Выходы триггера 23 полутакта через второй 29 и третий 30 элементы ИЛИ управл ют третьим 6 и четвертым 7 селекторами и записью результата в первую 2 и вторую 3 локальные пам ти. При сброшенном триггере 23 полутакта на вход исправного блока обработки подаетс  младша  половина операнда и второй 3 локальной пам ти, туда же записываетс  полученна  половина результата. Сформированный после третьего второй синхроимпульс устанавливает в единицу триггер 23 полутакта , что обеспечивает подачу на входы исправного блока обработки старшей половины операнда иа первой 2 локальной пам ти и запись туда полученной половины результата. Использование предлагаемого решени  позвол ет практически в 1,7 1 ,8 раза сократить объем пам ти микрокоманд. Формула изобретени  Процессор с реконфигурацией, содержащий первую и вторую локальные пам ти , регистр адреса операнда, лервый , второй, третий и чеиертый селекторы , первый и второй -регистры операнда, первый и второй операционные блоки, первый и второй блоки контрол , регистр адреса микрокоманды , пам ть микрокоманд, блок НовторН9ГО запуска,первый и втйрой элементы И, первый элемент ИЛИ, причем выход реги стра адреса операнда соединен с адресны входом первой и адресным входом второй локальных пам тей, выход первой локальной пам ти соединен с первыми информационными входами третьего и четвертого селекторов, вторые информационные входы которых соединены с выходом второй локальной пам ти, информационный вход которой соединен с выходом второго селектора, выход первсго селектора соединен с информационным входом первой локальной па м ти, управл ющие входы первой и второй локальныхпам тей соединены, соответственно, с выходами первого и второго элементов И, первые входы ко торых соединены с первым, выходом пам ти микрокоманд, второй выход которой соединен с первым входом регист- ра адреса микрокоманды, выход которого соединен с входом пам ти микрокоманд , третий и четвертый выходы которой  вл ютс , соответственно, первым и вторыми управл ющими выходами устройства, второй вход регистра адреса микрокоманды соединен с выходом блока повторного запуска, третий вход регистра адреса микрокоманды  вл етс  управл ющим входом устройства, выход третьего и четвертого селекторов соединены,соответственно , с информационным входом первого и информационным входом второго регистров операнда, выход первого и выход второго регистра операнда соединены, соответственно, с входами первого и второго операционных блоков , выход первого операционного бл ка соединен с первыми информационны входами первого и второго селекторо и входом первого блока к энтрол , выход которого соединен с первыми управл ющими входами первого и втор го селекторов,первым/входом блока повторного запуска и первым входом первого элемента ИЛИ, выход второго операционного блока соединен со вто рыми информационными входами первог и второго селекторов и с входом вто рого блока контрол , выход которого соединен со вторыми управл ющими входами первого и второго селекто .ров, со вторым входом блока повторного запуска и вторым входом первог элемента ИЛИ, о т л и ч а ю m и .и с   тем, что, с целью сокращени  объема оборудовани , в него введены лок Лормировани  синхроимпульсов, риггер управлени , триггер полутака , в торой и третий элементы ИЛИ, элемент НЕ и третий, четвертый, п тый и шестой элементы и, причем первый вход блока формировани  синхроимпульсов  вл етс  синхровходом устройства, второй и третий входы блока формировани  синхроимпульсов соединены,соответственно, с выходами п того и шестого элементов И, первый выход блсЗка (opмиpoвaни  синхроимпульсов соединен с входом регистра сщреса операнда, четвертым входом регистра адреса микрокоманды, единичным входом триггера полутакта и первым входом третьего элемента И, второй выход блока формировани  синхроимпульсов соединен с управл ющим входом первого и управл ющим входом второго регистров операнда и счетным входом триггера полутакта, третий выход блока формировани  синхроимпульсов соединен со вторыми входами первого и второго элементов И и с первыми входами четвертого, п того и шестого элементов И, выход первого элемен а ИЛИ соединен со вторым входом третьего элемента И и входом элемента НЕ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, вторые входы которых соединены, соответственно, с единичным и нулевым выходом триггера полутакта , выход второгр элемента ИЛИ соединен с управл ющим входом третьего селектора, с третьим входом первого элемента И,со вторым входом четвертого элемента И, выход третьего элемента ИЛИ соединен с управл ющим входом четвертого селектора и с третьим входом второго элемента И,выход третьего и выход четвертого элементов И соединены,соответственно, с единичным и нулевым входами триггера управлени , единичный и нулевой выходы которого соединены, соответственно , со вторым входом шестого и вторым входом п того элемента И. Источники информации, прин тые во внимание при экспертизе 1. Патент ФРГ 2048473, кл.С 06 F 11/04, опублик.1975.
2. 2. Патент Великобритании № 1466488, кл.С 4А, кл.С 06 F 11/00, опублик. 1977.
3. 3. Патент Великобритании № 1264195, кл.С 4А, кл.С 06 F 7/33, 11/10, опублик. 1972 (прототип).