SU523410A1 - Устройство дл поиска операндов - Google Patents

Устройство дл поиска операндов

Info

Publication number
SU523410A1
SU523410A1 SU1759750A SU1759750A SU523410A1 SU 523410 A1 SU523410 A1 SU 523410A1 SU 1759750 A SU1759750 A SU 1759750A SU 1759750 A SU1759750 A SU 1759750A SU 523410 A1 SU523410 A1 SU 523410A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
address
inputs
node
counter
Prior art date
Application number
SU1759750A
Other languages
English (en)
Inventor
Рудольф Алексеевич Никоноров
Original Assignee
Предприятие П/Я Г-4783
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4783 filed Critical Предприятие П/Я Г-4783
Priority to SU1759750A priority Critical patent/SU523410A1/ru
Application granted granted Critical
Publication of SU523410A1 publication Critical patent/SU523410A1/ru

Links

Landscapes

  • Debugging And Monitoring (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ ПОИСКА ОПЕРАНДОВ
Изобретение относитс  к вычислительной технике и может быть использовано при проектировании электронных цифровых вычислительных машин.
Известны устройства 1 дл  поиска операндов , содержащие регистр адреса, элементы И, счетчик адреса, коммутатор и схе.му сравнени .
Известные устройства имеют низкое быстродействие и требуют наличи  в системе команд ЦВМ специальных ко.манд обмена между сверхоперати1вной пам тью (СОП) и оперативным запоминающим устройством (ОЗУ) и между СОП и исполнительными бло-ками машин , затрудн ют программирование на машинном  зыке и построение ЦВМ по модульному принципу.
Устройство 2  вл етс  паиболее близким по сущности техническим решением и содержит регистр адреса, узел фиксации трасс обмена , узлы подготовки адреса, каждый из которых содержит триггер запуска, первый элемент И, второй элемент И, вход регистра адреса соединен с первым входом устройства, перва  группа входов узла фиксаци  трасс обмена соединена с первой группой входов устройства, а группа выходов соединена с группой выходов устройства, единичный вход триггера запуска каждого узла подготовки адреса соединен с соответствующим входом второй группы входов устройства, первый вход первого элемента И соединен со вторым входом устройства, первый вход второго элемента И соединен с третьим входом устройства .
Целью изобретени   вл етс  повыщение быстродействи  устройства и расширение его функциональных возможностей. Поставленна  цель достигаетс  тем, что
каждый узел подготовки адреса устройства содержит счетчик, схему сравнени , третий элемент И, лервый вход счетчика соединен с выходом первого элемента И, первый вход схемы сравнени  соединен с выходом счетчика, второй вход соединен с выходом регистра адреса, а выход соединен со вторыми входами второго и первого элементов И, выход второго элемента И соединен с соответствующими входами второй группы входов узла фиксации трасс
обмена, первый вход третьего элемента И соединен с единичным выходом триггера запуска, второй вход соединен с четвертым входом устройства , а выход - со вторым входом счетч;:ка , выход первого элемента И соединен с нулевым входом триггера запуска.
На чертеже представлена схема устройства.
Устройство содержит регистр 1 адреса, узел
2 фиксации трасс обмена, узлы подготовки адреса , кал-сдый из которых содержит счетчик 3,
схему 4 сравнени , триггер 5 запуска, элементы И 6-8.
Устройство также имеет следующие входы и выходы: группа входов 9 устройства (входы запуска узлов подготовки адреса), счетный вход 10, входы 11 и 12 синхронизирующих сигналов, друга  группа входов 13 (группа входов узла фиксации трасс обмена), четвертый вход 14 устройства (вход регистра адреса) и группа выходов 15 устройства (группа выходов узла фиксации трасс обмена).
Устройство работает следующим образом.
При приеме кода очередной команды из пам ти команд в центральное устройство управлени  код относительного адреса команд поступает на вход 14 и заноситс  в регистр 1 адреса. Центральное устройство управлени  выбирает свободный п-ый узел подготовки адреса , закрепл ет его за текущей командой и устанавливает адрес между п-ым узлом подготовки адреса и иаполнительным блоком - источником операнда.
По сигналу из центрального устройства управлени  на 1входе 9 п-го узла подготовки адреса триггер 5 запуска фиксирует момент запуска этого узла и разрешает прохождение счетных импулысов со входа 10 устройства через элемент И 8 на счетчик 3. Счетные импульсы поступают на элемент И 8 с -частотой выборки команд из пам ти команд в центральное устройство управлени  и в интервалах времени от момента формировани  адреса очередной команды до начала выполнени  этой команды. Наращивание числа в счетчике 3 может происходить теми же сигналами, что и наращивание числа в счетчике команд машины.
Схема 4 сравнени  сравнивает содержимое счетчИка 3 с кодом из регистра 1 адреса. Сигнал на выходе схемы 4 сравнени   вл етс  признаком обнаружени  операнда п.-ым узлом подготовки адреса.
Схема 4 сравнени  не вырабатывает сигналов сравнени  нулевых кодов, т. е. наличие всех нулей в поле с относительного адреса t-ой команды  вл етс  признаком того, что t-а  команда При своем выполнении не использует операнда, задаваемого кодом в поле кода относительного адреса команд. При наличии сигнала сравнени  со схемы 4 сравнени , управл ющего (синхронизирующего) сигнала на входе И устройства и сигнала запроса исполнительного блока машины на одном из входов 13 узла 2 фиксации траос обдМена устанавливает трассу обмена и формирует на соответствующем выходе 15 сигнал выбора трассы обмена.
Сброс счетчика 3 и триггера 5 запуска осуществл етс  каждый раз -после завершени  поиска операнда сигналом с элемента И 6. Управл ющие сигналы на входах 11 и 12 устройства устанавливают необходимую временную последовательность срабатывани  элементов узлов подготовки адреса.
Разр дность счетчика 3 определ етс  длиной кода относительного адреса команды.
Длина этого кода задает интервал из команд, в -котором по вившийс  результат должен быть Использован в качестве операнда, т. е. если длина кода относительного адреса команды равна 4, то результат текущей команды может быть использован не более, чем через 15 последующих команд. В противном случае, а также при многократном использовании результата одной команды, этот результат должен отсылатьс  в пам ть мащины.
Таким образом, изобретение позвол ет исключить сверхоперативную пам ть и команды обмена с этой пам тью и тем самым снизить врем  рещени  задач, а также позвол ет повысить уровень мащинного  зьика программировани , поскольку адресуетс  не аппаратура (регистры,  чейки пам ти), а команды программы -безотносительно к месту их нахождени  в пам ти.

Claims (2)

1.Папернов А. А. Логические основы цифровых машин и программирование. М., «Наука , 1968, с. 212-220.
2.Грубо-в В. И., Кирдан В. С. Электронные вычислительные машины и моделирующие устройства. Управл юща  вычислитель1на:; машина УМ-1НХП. Киев, «Наукова думка, 1969, с. 60-61.
Г
SU1759750A 1972-03-16 1972-03-16 Устройство дл поиска операндов SU523410A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1759750A SU523410A1 (ru) 1972-03-16 1972-03-16 Устройство дл поиска операндов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1759750A SU523410A1 (ru) 1972-03-16 1972-03-16 Устройство дл поиска операндов

Publications (1)

Publication Number Publication Date
SU523410A1 true SU523410A1 (ru) 1976-07-30

Family

ID=20506672

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1759750A SU523410A1 (ru) 1972-03-16 1972-03-16 Устройство дл поиска операндов

Country Status (1)

Country Link
SU (1) SU523410A1 (ru)

Similar Documents

Publication Publication Date Title
US3760369A (en) Distributed microprogram control in an information handling system
US3470542A (en) Modular system design
US3192362A (en) Instruction counter with sequential address checking means
SU523410A1 (ru) Устройство дл поиска операндов
SU809135A1 (ru) Устройство дл синхронизации сис-ТЕМы ВычиСлиТЕльНыХ МАшиН
SU729586A1 (ru) Устройство дл сравнени чисел
SU798853A1 (ru) Процессор с реконфигурацией
SU746645A1 (ru) Генератор случайных исходов
SU1001101A1 (ru) Устройство дл распределени заданий процессорам
SU1539776A1 (ru) Устройство микропрограммного управлени
SU1471189A2 (ru) Устройство дл вычислени разности квадратов двух чисел
SU1243011A1 (ru) Устройство дл обучени микропрограммированию
SU1218386A1 (ru) Устройство дл контрол схем сравнени
SU1661762A1 (ru) Устройство микропрограммного управлени
KR0152224B1 (ko) 가변이 가능한 대기 상태 생성 장치
SU1509890A1 (ru) Устройство дл формировани структурированных файлов
SU1128254A1 (ru) Устройство приоритета
SU809156A1 (ru) Устройство дл последовательногоВыдЕлЕНи ЕдиНиц из п-РАзР дНОгОКОдА
SU1149259A1 (ru) Устройство переменного приоритета
SU898431A1 (ru) Микропрограммное устройство управлени
SU1117648A1 (ru) Веро тностный /1, @ /-полюсник
SU805313A1 (ru) Устройство приоритета
SU1665382A1 (ru) Устройство дл вычислени математических функций
SU1290324A1 (ru) Устройство дл распределени заданий процессорам
SU847310A1 (ru) Устройство дл синхронизации системыОбМЕНА иНфОРМАциЕй