SU1164724A1 - Устройство дл реализации логических функций - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ ЛОГИЧЕСКИХ (t-YHKLUiE, содержащее первый и второй блоки пам ти, операционный блок, отличающее, ее   тем, что, с целью повьппени  быстродействи ,в него введены блок . буферных регистров, регистр новых значений входных сигналов, регистр новых значений выходных сигналов, регистр старых значений входных сигналов , регистр старых значений вы ходных сигналов, первый и второй сумматоры по модулю два, первый и второй элементы ИЛИ, регистр измененных состо ний входных сигналов, регистр измененных состо ний выходных сигналов, блок фиксации номеров вычисл емых функций, блок синхронизации , причем первые группы информационных входов и выходов блока буферных регистров  вл ютс  информационными входом и выходом устройства , втора  группа информационных выходов блока буферных регистров соединена с информационными входами регистра новых значений входных сигналов , выходы первого сумматора по модулю два соединены с информационными входами регистра измененных состо ний входных сигналов и с первой группой входов первого элемента ИЛИ, выходы второго сумматора по модулю два соединены с информационными входами регистра измененных состо ний, выходных сигналов и с второй группой входов первого элемента ИЛИ, выходы регистра новых значений .выходных сигналов соединены с второй группой информационных входов блока буферных регистров, первой группой информационных входов второго сумматора по модулю два, с информационными входами регистра старых значе (Л ний выходных сигналов, о первой, группой информационных входов операционного блока, выходы регистра старых значений выходных сигналов соединены с второй группой информационных входов второго сумматора по моСП ja,yiim два, выходы регистра старых зна-41 vj чений входных сигналов соединены с первой группой информационных входов ND первого сумматора по модулю два, выходы регистра новых значений входных сигналов соединены с информационньми входами регистра старых значений входных сигналов, с вторыми группами информационных входов первого сумматора по модулю два и операционного блока, выходы регистра измененных состо ний входных сигналов соединены с первой группой информационных входов первого блока пам ти, а выходы регистра измененных состо ний выходных сигналов - с второй группой информационных входов первого блока

Description

пам ти, выходы которого подключены . к информационным входам блока: фикса ции номеров вычисл емых функций, перва  группа выходов которого соединена с входами второго элемента ИЛИ, втора  группа, выходов с первой . группой управл ющих входов регистра новых значений выходных сигналов, треть  группа выходов . с информаци онными входами второго блока пам ти, выходы которого соединены с третьей группой информационных входов операционного блока,, информационный выход которого подключен к информационным входам регистра новых значений выходных сигналов, с первой по одиннадцатую группы выходов блока синхронизации подключены соответственно к второй группе управл ющих входов регистра новых значений выходных сигналов и к управл ющим входам блока буферных регистров, регистра новых значений входных сигналов, регистров старых значений входных и выходных сигналов регистров измененных состо ний входны и выходных сигналов, первого и второго сумматоров по модулю два, блока фиксации номеров вычисл емых функций операционного блока, первый и второй управл ющие входы блока синхронизации подключены соответственно к выходам первого и.второго элементов ИЛИ, группа управл ющих входов блока синхронизации соединена с группой управл ющих выходов операционного блока , причем операционный блок содержи элемент задержки, триггеры, схему сравнени , счетчик, дешифратор, регистр числа инструкций, регистры инструкций , регистры входных выходных и промежуточных переменных, регистр операций, дешифраторы адресов, дешифраторы признаков, группы элементов И, группы элементов ИЛИ, элементы И и ИЛИ, причем перва  группа входов схемы сравнени  соединена с выходами регистра числа инструкций выходы счетчика - с второй группой входов схемы сравнени  и с входами дешифратора, а выход схемы сравне- йи  - с первым входом первого элемента И, выход элемента И соединен с пр мым установочным входом первого и вторым пр мым установочным входом второго триггеров, второй инверсный установочный вход первого триггера через элемент задержки, инверсный установочный вход второго триггера.

первый инверсный установочный вход первого и первьгй пр мой установочный вход второго триггеров, вход сброса и счетный вход счетчика, второй вход первого элемента И, первые входы элементов И с первой по четвертую группу, управл ющие входы регистров входных и выходных значений соединены с группой управл ющих входов операционного блока, выходы первого и второго триггеров соединены с группой управл ющих выходов операционног блока, вторые входы элементов И первой группы соединены с выходами регистров инструкций, третьи - с выходом дешифратора, а вьпсоды - с входами элементов ИЛИ первой группы, выходы которых подключены к входам регистра операций, первого и второго дешифраторов адреса, выходы элементов И второй группы соединены с входами регистра входных переменньк, выходы элементов И третьей группы - с входами регистра выходных nepeмеиных , выходы элементов И четвертой группы - с входами регистра промежуточных переменных, вы ходы регистра входных переменных соединены с первыми входами элементов И п той и шестой групп, выходы регистра выходных переменных соединены с первыми входами: элементов И седьмой и восьмой групп элементов И,. выходы регистра промежуточных переменных соединены с первыми входами элементов И дев той и дес той групп, вторые входы элементов И п той, седьмой и дев той групп и элементов И шестой, восьмой и дес той групп соединены соответственно с выходами первого и второго дешифраторов адреса , выходы элементов И с п той по дес тую группы соединены соответственно с входами элементов ИЛИ с второй по седьмую группы , первые входы второго, третьего и четвертого элементов И соединены соответственно с выходами первого дешифратора.признака , а вторые входы - с выходами соответственно элементов ИЛИ, второй :четвертой и шестой групп, первые входы п того, шестого и седьмого элементов И соединены с выходами второго дешифратора признаков, вторые входы соединены с выходами элементов ИЛИ соответственно третьей, п той, седьмой групп, входы первого элемент ИЛИ соединены с выходами второго.

третьего и четвертого элементов И, пр мой и инверсный выходы соединены с первыми входами соответственно восьмого и дев того элементов И, выходы которых соединены с входами второго элемента ИДИ, входьг третьего элемента ИЛИ соединены с выходами п того, шестого.и седьмого элементов И, пр мой и инверсный выходы с первыми входами соответственно дес того и одиннадцатого элементов И, выходы которых соединены с входами четвертого элемента ИЛИ, первый вход п того элемента ИЛИ соединен с выходом второго элемента ИЛИ, второй вход - с выходом четвертого элемента ИЛИ, выход - с первым входом двенадцатого элемента И, первый вход тринадцатого элемента И соединен с выходом второго элемента ИЛИ, второй вхсд с выходом четверто го элемента ИЛИ, выход тринадцатого 3JieMeHTa И соединен с первым вход

;Четь1рнадцатого элемента И, первый и второй входы шестого элемента ИЛИ со единены с выходами соответственно две-надцатого и четырнадцатого элементовИ , а выход шестого элемента ИЛИ.сов динен с первым входом п тнадцатого элемента И, второй вход которого соединен с группой у прав л  н цих входов операционного блока, пр мой и инверс ный выходы первого разр да регистра операций соединены с вторыми входами

соответственно двенадцатого и четыр-. надцатого элементов И, пр мой и ин версный выходы второго разр да регист ра операций соединены с вторыми вхо дами восьмого и дев того элементов И пр мые выходы третьего и четвертого /.. разр дов регистра операций соединены с входами первого дешифратора призна ка пр мой и инверсный выходы п того, разр да - с вторыми входами соответ ственно дес того и одиннадцатого эле ментов И, пр мые выходы шестого и седьмого разр дов с входами второго дешифратора признаков, вторые входы элементов И третьей группы соединены- ., с первой группой информационных входов операционного блока, вторые входы элементов И второй группы - с второй группой информационных входов операционного блока, входы регистра числа инструкций и регистров инструкций -с третьей группой информационных входов . операционного блока, вторые входы элементов И четвертой группы соеди- , нены с выходом дешифратора, третий вход - с выходом шестого элемента

ИЛИ, выход п тнадцатого элемента И соединен с информационньм выходом операционного блока.

2. Устройство по п. I, о т л и ч а ю щ е е .с Я тем, что блок фик сации номеров вычисл емых функций содержит первую и вторую группы триггеров, первую и вторую группы элементов И, группу элементов задержки , элемент ИЛИ, элемент задержки , причем вькод элемента ИЛИ соеднн н с инверсными установочными входами триггеров перарй группы, первые входы первых элементов И первой и второй групп соединены с группой управл ющих входов блока, первые входы последуюоовс элемейтов И первой и второй групп соединетл с выхо ам предьиущего элемента И первой группы, первый вход последнего элемента И второй группы соединен с выходом последнего элемента И первой группы, вторые входы элементов -И первой и второй групп соединены соответственно с инверсными и пр мыми выходами триггеров второй группы пр мые выходы триггеров второй группы соединены с первой группой выхо-

дов блока, пр мые вькоды триггеров первой группы соединены с второй группой выходов блока, выхЬды элементов И второй группы соединешл с пр юлът установочными входами триггеров первой группы и третьей группой выходов блока, а через группу элементов задержки - с первыми инверсными ус- тановочными входами триггеров второй группы, пр юзк входы триггеров второй группы соединены си формацион-

аамк входами блока, первый вход элемента ИЛИ через элемент задержки, второй вход злемента ИЛИ, вторые инверсные входы триггеров второй группы соединены с группой управл ю щих входов блока., .

3. Устройство по п. i, отличающеес  тем, что блок синхронизации содержит генератор импульсов , триггер, два элемента И, элемент задержки, генератор тактовых импульсов, два инвертора, группу элементов И, причем выход генератора импульсов соединен с первыми входами элементов И, второй вход первого элемента И соединен с пр мым I выходом триггера, а выход через элемент задержки - с инверсным установоч ным входом триггера, второй вход второго элемента И соединен с инверсным выходом триггера, а выход - с входом генератора .тактовых импульсов, первый выход генератора тактовых импульсов соединен с первыми входами первого, четвертого, седьмого элементов И группы, торой выход - с первыми вхо дами второго, п того, восьмого элементов И группы, третий выход с первыми входами третьего, шестого, дев того, дес того элементов И группы , второй вход четвертого элемента И группы соединен с первым управл ющим входом блока синхронизации, вторые входы первого, второго, третьего элементов И группы через первый инвертор соединены с первым управл ющим входом блока синхронизацииj|,вторые входы с п того по дев тый элементы И группы соединены с вторым управл ющим входом блока синхронизации, третьи входы с первого по четвертый элементы И груп пы через второй инвертор соединены с вторыМ управл ющим входом блока синхронизации , третьи входы п того, шестого элементов И- группы и второй вход дес того -элемента И ГРУППЫ соединены с пепвым упо вл юшим входом группы, третьи входы , восьмого, дев того элементов И группы соединены с вторым управл ющим входом группы, третий вход дес того элемента И группы соединен с третьим управл ющим входом группы, первую группу выходов блока синхронизации образуют выходы первого элемента И и второго элемента И группы, вторую группу выходов выходы первого эле мента И, первого и третьего элементов И группы, третью группу выходов - вьг ходы первого элемента И и второго элемента И группы с четвертой по седь мую группы выходов выходы первого элемента И и четвертого элемента И группы, восьмую и дев тую группы выходов -выходы первого элемента И, третьего и четвертого элементов И группы, дес тую группу выходев - выходы первого элемента И,п того и дес того элементов И группы,одиннадцатую группу вьгходов - выходы первого элемента И с п того по дес тый элементы И группы.

1

Изобретение относитс  к вычислительной технике и автоматике и может быть использовано дл  управлени  технологическими процессами, алгоритмы которых описываютс  логическими функци ми, а также дл  моделировани  цифровых устройств с целью их проверки и диагностики.

Известно устройство дл  реализации логических функций, которое содержит блок управлени , блок пам ти, блок приема команд, блок .ввода-вывода , таймер, буферный накопитель, маркировочную; пам ть, блок регистровой пам ти, операционный блок, блок фиксации результатов, первый и второй упра вл емые блоки инверти ровани  Q.

Наиболее близким по технической сущности к изобретению  вл етс  устройству дл  моделировгши  конеч ньрс автоматов, содержащее два блока пам ти, мультиплексор, два счетчика, коммутатор, сумматор по модулю два.

блок сравнени , блок вычислени  бу левых функций, дешифратор служебных символов, регистр внутренних пере .менных, элемент задержки, дешифратор внутренних переменньк, регистр функций 2.

Недостатком известных устройств  вл етс  сравнительно низкое быстродействие , поскольку при формировав НИИ выходных сигналов осуществл ет- , с  вычисление всех без исключени  функций, описывающих алгоритм работы моделируемого цифрового устройства.

Цель изобретени  - повышение быстродействи .

Поставленна  цель достигаетс  тем, что в устройство, содержащее первый и второй блоки пам ти, операционный блок, введены блок буферных регистров , регистр новых значений входных сигналов, регистр новых значений выходных сигналов, регистр старых зна .чений входныхсигналов, регистр старых значений выходных сигналов, пер3 . вый и второй сумматоры по модулю .Два, первый и второй элементы ИЛИ, регистр измененных состо ний входных сигналов, регистр измененных состо  НИИ выходных сигналов, блок фиксации номеров вычисл емых функций, блок синхронизации, причем первые группы информационных входов и выходов блок буферных регистров  вл ютс  информационными входом и выходом устройства втора  группа информационных выходов блока буферных регистров соединена с информационными входами регистра но вых значений входных сигналов, выхо- ды первого сумматора По модулю два соединены с информационными входами регистра измененных состо ний вход ных сигналов и с первой группой входов первого элемента ИЛИ, выходы второго сумматора по модулю два соединены с информационными входами регистра измененных состо ний выходных сигналов и с второй группой входов первого элемента ИЛИ, выходы регистра новых значений выходных сигналов соединены с второй группой информационных входов блока буфер ных регистров, первой группой информационных входов второго сумматора по модулю два, с информационными входами регистра старых значений выходных сигналов, с первой группой информационных входов операционного блока, выходы регистра старых зна ений выходных сигналов соединены с второй группой информационных входов второго сумматора по модулю два, выходы регистра старых значений входны сигналов соединены с первой группой информационных входов первого сумма- модулю два, выходы регистра новых значений входных сигналов соединены с информационными входами регистра старых значений входных сигналов , с вторыми группами инфррмационных входов первого сумматора по модулю два и операционного блока, выходы регистра измененных состо ний входных .сигналов с-единены с первой группой информационных входов перво- го блока пам ти, а выходы регистра измененных состо ний выходных сигналов - с второй группой информационных входов первого блока пам ти, выходы которого подключены к информа ционным входам блока фиксации номеров вычисл емых.функций, перва  груп па выходов которого соединена с вхо- 244 дами второго элемента ИЛИ, втора  группа выходов - с первой группой управл ющих входов регистра новых значений выходных сигналов, треть  группа выходов - с информационными входами второго блока пам ти, выходы которого соединены с третьей группой информационных входов операционного блока, информационный выход которого подключен к информационным входам регистра новых значений выходных сигналов , с первой по одиннадцатую группы выходов блока синхронизации подключены соответственно к второй группе управл ющих входов регистра новых значений выходных сигналов и к управл ющим входам блока буферных регистров , регистра новых значений входных сигналов, регистров старых значений входных и выходных сигналов, регистров измененных состо ний входных и выходных сигналов, первого и второго сумматоров по модулю два, блока фиксации номеров вычисл емых функций, операционного блока, первый и второй управл ющие входы блока синхронизации подключены соответственно к выходам первого и второго элементов ИЛИ, группа управл ющих входов блока синхронизации соединена с группой уп- равл нщих выходов операционного , причем операционный блок содержит элемент задержки, триггеры,схему сравнени , , дешифратор, регистр числа инструкций, регистры инструкций, регистры входных, выходных и промежуточных переменных, регистр операций, дещифраторы адресов , дешифраторы признаков, группы элементов И, группы элементов ИЛИ, элементы И и ИЛИ, причем перва  группа входов-схемы.сравнени  соединена с выходами числа инструкций, выходы счетчика - с второй группой входов схемы сравнени  и с входами дешифратора, а выход схемы сравнени  - с первым входом первого элемента И, выход элемента И соединен с пр мым установочным входом первого ц вторым пр мым установочным вхоом второго триггеров,второй инверсный установочный вход первого триггера через элемент задержки, инверсный установочный вход второго триггера, первый инверсный установочный вход первого и первый пр мой установочный вход iaTOporo триггеров, вход сброса и счетный вход счетчика, второй вход первого элемента И, пер1вые входы элементов И с. первой по четвертую группы, управл ющие входы регистров входных и вькодных значений соединены с группой управл ющих входов операционного блока, выходы первого и второго триггеров соединены с груп пой управл ницих выходов операционно го блока, вторые входы элементов И первой группы соединены с выходами регистров инструкций, третьи с вы ходом дешифратора, а выходы с входами элементов ИЛИ первой группы, выходы которых подключены к входам регистра операций, первого и второго дешифраторов адреса, выходы элемен тов И второй группы соединены с входами регистра входных переменных, выходы элементов И третьей группы с входами регистра выходных переменных , выходы элементов И четвертой группы - с входами регистра промежуточных переменных, выходы регистр входных переменных соединены с первыми входами элементов И п той и шестой группы, выходы регистра вы ходных переменных соединены с первыми входами элементов И седьмой и восьмой групп, выходы регистра промежуточных переменных соединены с первыми входами элементов И дев той и дес той групп, вторые входы элеме тов И п той, седьмой и дев той груп и элементов И шестой, восьмой и дес той групп соединены соответственно выходами первого: и второго дешифрат ров адреса, выходы элементов И с п  той по дес тую группы соединены соотве ственно с входами элементов ИЛИ с втор по седьмую групп, первые входы второго третьего и четвертого элементов И соед нены соответственно с. выходами перв го дешифратора признака, а вторые входы - с выходами соответственно элементов ИЛИ второй, четвертой и шестой групп, первые входы п того, шестого и седьмого элементов И соединены с выходами второго дешифратора признаков, вторые входы соединены с выходами элементов ИЛИ соответственно третьей, п той, седьмой .групп, входы первого элемента ИЛИ соединены с выходами второго, тре- тьего и четвертого элементов И, пр  мой и инверсный выходы соединены с первыми входами соответственно вось мого и дев того-элементов И, выходы которых соединены с входами второго 1 4 элемента ИЛИ,входы третьего элемента ИЛИ соединены с выходами п того, шестого и седьмого элементов И, пр мой и инверсный выходы - с первыми вхо- Дами соответственно дес того и одиннадцатого элементов И, выходы кото- . рых соединены с входами четвертого элемента ИЛИ, первый вход п того элемента ИЛИ соединен с выходом второго элемента ИЛИ, второй вход - с выходом четвертого элемента ИПИ, .выход - с. первым входом двенадцатого элемента И, первый вход тринадцатого элемента И соединен с выходом второго элемента, ИЛИ, второй вход - с выходом четвертого элемента ИЛИ, йыход тринадцатого элемента И соединен с первым входом четырнадцатого элемента И, первый и второй входы шестого элемента ИЛИ соединены с выходами соответственно двенадцатого и четырнадцатого элементов И, а выход шестого элемента ИЛИ соединен с первым входом п тнадцатого элемента И, второй вход которого соединен с группой управл ющих входов операционного блока, пр мой и инверсный выходы первого разр да регистра операций соединены с вторыми входами соответственно двенадцатого и четырнадцатого элементов И„ пр мой и инвер сный выходы второго разреда регистра операций соединены с вторыми входами восьмог.о и дев того элементов И, пр мые выходы третьего и четвертого разр дов регистра операций соединены с. входами первого дешифратора признака, пр мой и инверсньш выходы п того разр да - с вторыми входг1ми соответствен .но дес того и одиннадцатого элементов И, пр мые выходы шестого и седьмого разр дов с входами второго дешифратора признаков, вторые входы элементов И третьей группы соединены с первой группой информационных входов операционного блока, вторые входы элементов И второй группы - с второй группой информационных входов операционного блока, входы регистра числа инструкций и регистров инструкций с третьей группой информационных входов операционного блока, вторые входы элементов И четвертой группы соединены с выходом дешифратора, третий вход - с выходом шестого элемента ИЛИ, выход п  тнадцатого элемента И соединен с информационным выходом операционного блока. Кроме того, блок фиксации номеров вычисл емых функций содержит первую и вторую группы триггеров, пер , вую и вторую группы элементов И, группу элементов задержки, элемент ИЛИ, элемент задержки, причем выход элемента ИЛИ соединен с инверсными установочными входами триггеров первой группы, ц ервые входы первых эле ментов И первой и второй групп соеди нены с группой управл ющих входов блока, первые входы последующих элементов И первой и второй групп сое динены с выходом предьщущёго элемен та И первой группы, первый вход посЛеднего элемента И- второй группы соединен с выходом последнего элемеН та И первой группы, вторые входы элементов И первой и второй групп соединены соответственно с инверсны ми и пр мыми выходами триггеров вто рой группы, пр мые выходы триггеров второй группы соединены с первой группой выходов блока, пр мые выходы триггеров первой группы соединены с второй группой выходов блока, выходы элементов И второй группы соединены с пр мыми установочными входами трйг геров первой группы и третьей группой выходов , а через группу элементов задержки ;с первыми инвер ными установочными входами триггеров второй группы, пр мые входы триггё ров второй группы соединены с информационными входами блока, первый вхо элемента ИЛИ через элемент задержки, второй вход элемента ИЛИ, вторые инверсные входы триггеров второй груп пы соединены с группой управл ющих входов блока. Блок синхронизации содержит геНе ратор импульсов, триггер, два элемен та И, элемент задержки, генератор тактовых импульсов, два инвертора, группу элементов И, причем выход генератора импульсов соединен с первы ми входами элементов И, второй вход первого элемента И соединен с пр мым выходом триггера, а выход через эле мент задержки - с инверсным устано вочным входом трИ1 ера, второй вход второго элемента И соединен с инверс ным выходом триггера, а выход с входом генератора тактовых импульсов первый вь1ход генератора тактовых импульсов соединен с первыми входами первого, четвертого, седьмого эле- ментов И группы, второй вьпсод - с первыми входами второго, п того, восьмого элементов И группы, -третий 24 8 выход с первыми входами третьего, шестого, дев того, дес того элементов И группы, второй вход четвертого элемента И группы соединен с пер- вым управл ющим входом блока синхронизации , вторые входы первого, второго , .третьего элементов И группы через первый инвертор соединены с пер вым управл ющим входом блока синхронизации , вторые входы с п того по дев тый элементов И группы соединены с вторым управл ющим входом блока синхронизации, третьи входы с первого по четвертый элементов И группы через второй инвертор соединены свторым управл ющим входом блока синхронизации , третьи входы п того, шестого элементов И группы и второй вход дес того элемента И группы соединены с первым управл ющим входом группы, третьи входы седьмого, восьмого , дев того элементов И группы соединены с вторым управл ющим вхо- . дом группы, третий вход дес того элемента И группы соединен с третьим управл ющим входом группы, первую группу выходов блока синхронизации образуют выходы первого элемента И и второго элемента И группы, вторую группу выходов - выходы первого эле teHTa И, первого и третьего элемен- т OB и группы, третью группу выходов-- выходы первого элемента И и второго элемента И группы, с четвертой по седьмую группы выходов - выходы перв9го элемента И и четвертого элемента И группы, восьмую и дев тую группы выходов - выходы первого элемента И, третьего и четвертого элементов И группы-, дес тую группу выходов - выходы первого элемента И, п того и дес того элементов И группы , одиннадцатую группу выходов - выходы первого элемента И и с п тог.о по.дес тый элементов И группы. В устройстве вычисл ютс  только те логические функции, в которые вход т переменные, изменившие свои значени  по сравнению с предыдущим шагом . Наличие регистров .старых и новых значений входных сигналов и регистров старых и новых значений выходных сигналов, двух блоков поразр дного сложени  по модулю два, блока учета изменений входных и выходных сигналов и регистров измененных состо ний входных и вы-

9 .

ходных сигналов позвол ет осуществить обмен информацией с внешней средой , вы вить наличие изменений вход ных и (или) выходных сигналовJ сфор мировать признак дл  обращени  к вто рому блоку пам ти.

На фиг. 1 пгедставлен  структур на  схема устройства дл  реализации логических функций; на фиг. 2 вариант реализации блока буферных - реги стров; на фиг. 3 структурна  схе ма блока фиксации номера 8 вычисл  емьк функций; на фиг. 4 и 5 - струк турна  схема операционного блока; на фиг. 6 - 4юомат инструкций; на фиг, 7 Г алгоритм работы устройства дл  реализации логических функций; на фиг. 8 - вариант реализации блока синхронизации.

Устройство (фиг. 1) содержит, блок I буферных регистров, регистры новых значений входных 2 и выходных 3 сигналов, регистры старых значений входи 1х 4 и выходных 5 сигналов, первый 6 и второй 7 сумматоры по модулю два, первый элемент ИЛИ 8, регистры измененных состо ний вход ных 9 и выходных 10 сигналов, первый II и второй 12 блоки пам ти,-блок 13 фиксации номеров вычисл емых функций , второй элемент ИЛИ 14, операци ониый блок 15, блок 16 синхрониза ции.

Блок 1 буферных регистров (фиг. 2) содержит две группы элементов И 17 и 18, регистр 19 входных сигналов (Pj Xg), регистр 20 выходных сигналов (,,). Входные сигналы, каждый через соответствующий элемент И, по сигналу I. из блока управлени  поступают в регистр 19. Выход ные сигналы, каждый через соответ ствующий элемент И, по сигналу 1 из блока управлени  вьщаютс  из регистра 20. Сигнал Ig из блока управлени  устанавливает регистры 19 и 20. в нулевое состо ние перед началом работы устройства.

Блок 13 фиксации номеров вычис л емых функций (фиг. 3) представл ет собой двухступенчатый регистр, кажда  ступень которого включает столько триггеров, сколько логических функций хранитс  в пам ти устройства , и содержит, первую группу триггеров 21, первую и вторую группу элементов И 22 и 23, вторую группу триггеров 24, группу элементов за72410

держки 25, элемент ИЛИ 26, элемент

задержки 27. .

Операционный блок 13 (фиг. 4 и 5) содер  1т элемент задержки 28, два

триггера 29 и 29„, первый элемент И 30, схему сравнени  31, счетчик 32, дешифратор 33, регистр числа ин струкции 34, регистры инструкций 35. первую группу элементов И 36, первую

группу элементов ИЛИ 37, регистр операций 38, первый 39 и второй 40 дешифраторы признаков, вторую, третью и четвертую группы элементов И 41, регистр входных переменных

42, регистр выходньк переменных 43, регистр промежуточных переменных 44, первый 45 и второй 46 дешифраторы адреса, п тую, седьмую, дев тую группы элементов И 47, шестую, восьмую ,дес тую группы элементов И 48, вторую, четвертую, шестую группы элементов ИЛИ 49, третью, п тую седьмую группы элементов ИЛИ 50, второй, третий, четвертый элементы И 51,

п тьп, шестой, седьмой элементы И 52, первый и третий э,лементы ИЛИ 53, с восьмого по четырнадцать элементы И 54, второйJ четвертый, п тый, шестой элементы ИЛИ 55, п тнадцатый

элемент И 56.

Формат инструкции фиг. 6 включает операционную и две адресные части .

Информаци  о вычисл емой логичес- кой функции по.ступает в регистр инструкций из второго блока пам ти в следующем виде:

I И1 ... nj I ... I 1

кчи

ЗдесьКЧИ - код числа инструкций (код числа равен количеству элементарных операций . и вычисл емой логической функции). Таким образом, разр дность регистра инструкций определ етс  наибольшим числом элемен тарных операций .и 5- в вычисл емой

функции или числом инструкций по выполнению этих элементарных операций .

Структура j-й инструкции Иj представлена на. фиг. 6. Инструкци  состоит из операционной и двух адрес . ных частей. .

Операционна  часть Hw;eeT следующую структуру: О-й разр д содержит 11 признак выполн емой операции ( выполн етс  операци  , , С опера ци  ), Ни и А-й разр ды признаки вхождени  первого и второго опе рандов соответственно (1 - без ин версии, О - с инверсией), 2-й, З-й и З-й, 6--Й разр ды - признаки принадлежности первого и второго oneрандов соответственно (П - операнд .принадлежит fx,, 10 операнд принадлежит Гу; 01 - операнд  вл етс  промежуточным результатом). f Адресна  часть имеет следующую структуру: разр ды - m первого адреса и разр ды 1 - m второго адре са (т , где п - число, равное наибольшему номеру входных или выходных переменных) содержит адрес. (номер) первого и второго операндов соответственно. Алгоритм работы устройства дл  реализации логических функций представлен на фиг, 7 и по сн ет последовательность вьфаботки управл ющих сигналов IQ-T.|(,, а также действи , производимые по этим сигналам в соответствующих блоках устройства. Блок 16 синхронизации (фиг. 8) содержит генератор импульсов 57, триггер 58, элементы И 59 и 592,эл мент задержки 60, генератор тактовы импульсов 6,, инверторы 62 и 622. группу элементов И 63. Устройство работает следующим об разом. Алгоритм работы устройства основан на выполнении следующей последо вательности операций, обеспечивающе вычисление только тех логических функций из системы логич1еских функ- ций (СЛФ), в которые вход т перемен ные, изменившие свои значени : У;.(Ч) ,,., ), л 1, п; Р y(t), Z I, mgzeAgz i}, i 1, m, AvB С ;AOT 0, где t и - врем  начала выполнени  очередного кто шага решени  уравнений; X - входные переменные; V -.выходные переменные; А - множество индексов выходны переменных, вычисл емых н . данномк-й шаге и измен ющих свои значени ; 2Д В - множество индексов выходных переменных,, переданных с к-1-го шага, и выходных переменных , вы ислнемых на данном к-м шаге, но не измен ющих свои значени ; С - множество индексов выходных переменных, в которые вход т переменные, изменившие свои значени . Дл  определени  решаемых на текущем шаге работы устройства логических функций необходимо фиксировать старые и новые состо ни  входных и выходных : переменных, дл  чего ввод тс  векторы. Чт И „ : ст TW / 1 j П + mj xj, I j n, y-,-n , n + 1 i j t n + m I w. / 1 j ir n + m n , i w. . y- ,n+ $jfrn + m Значени  элементов векторов w и w Хран тс  в разр дах регистров 4, 5 и 2, 3 соответственно. Векторы w j состо т .каждый из двух компонент: w, х,, , w 1 и;Ун менение значений входных переменных х, поступивших 3 начале .текущего шага, по отношению к входным переменным Хр. , сохранившимс  с предыдущего шага, а также изменение значений выходных переменных у , сформи рованных в конце предшествующего тага и переданных на текущий шаг, по отношению к выходным переменным у,. хран щимс  с предшествующего шага (с момента передачи у ; у на предшествующем шаге), определ ют отличные от О значени  элементов компонент и вектора V7 Гw j п + т. Переменные, изменившие свои значени  по отношению к предшествующим значени м, фиксируютс  единицами в разр дах регист13 ров 9 и 10 и определ ютс  по следую щаму правилу 1 , п + m 5 ) J . Выполнение операции суммировани  по модулю два осуществл етс  в уст ройстве с использованием сумматоров 6 и 7 по модулю два. Дл  определени номеров функций СЛФ, решающих на тет кущем шаге, формируетс  матрица . . вхождени  М размерности п п + га. Элемент матрицы m { равен , если в логическую функцию дл  вычислени  У .входит переменна  х , j 1, п, j 1, п + или переменна  У: j п + + т. В противном случае т; Составленна  таким образом матрица вхождений М хранитс  в блоке пам ти 1.Решаемые на текущем шаге логические уравнени  определ ютс  отлич ными от нул  элементами вектора решаемых ур авнений w,P / 1 1, ш Вектор WP определ етс  в результате выполнени  операции Wp М х W (Котора  в предлагаемом устройстве реализована применением пам ти ассо циативного типа, когда в блоке 11 зафиксированы ассоциативные приз- наки, соответствующие элементам мат рицы вхождений. М, и подача на вход блока I1 сигналов с выхода регистров измененных состо ний, входных и выходных сигналов 9 и 10 позвол ет на выходе блока 11 получить значени  элементов вектора Wp,которые фиксируютс  в блоке 13 фиксации номеров вычисл емых логических функ ций В соответствии с определенными по приведенному правилу элементами вектора Wp осуществл етс  последова тельное вычисление логических функций по определению значений у:., если W- О. При этом адрес вычисл емой логической функции однозначно определ етс  номером разр да блока 13, дл  которого W; i О. В соответствии с таким адресом вычисл ема  функци  Из блока пам ти 12 передаетс  в операционный блок 15. После того как будут вычислены логические функции, дл  которых Wi ф О, текущий шаг работы устройства завершаетс  окончанием формировани  нового слова выходной инфор мацииу, и устройство переходит на 14 м очереднбго нового слова входинформации х„. Последователь ь обработки информации по шагам мента пуска устройства при О и наличии вычисл емых функций чаи 1) W О, 2) W ф О, вы емые функции отсутствуют о - не представл ют интереса, как устройство вновь обращаетс  ходной информацией и подтверждаыходные сигналы до тех пор, пока о в тс  изменени  входной инфори ) можно представить таким обра аг- . х°, у, у , х°, шаг 1) .. х„ , у;,„: у„ , 2) х:,,-.х © х; xg,QO, yi,M - yh ® ; , 3)При S, J, х;,; х; XB,, yet: УН . 4)При S, 1 вычисл ем СЛФ и формируем у. шаг 1) , Увь.х Уи,, 2) х;;,; х;;,® Хс% ,, УИЗМ Ум ® Ус1 Уи ® Ув, J 3) При S, 1 х, ; х-; УСТ У) 4) При Sj 1 вычисл ем СЛФ и формируем yj, ) . шаг 1) х„., xJ, , Увых У«; 2),--- г- хв, ® х, УизА, - y|i ® Усг Ун ® У, 3)При S, I х , : х , „, сгив Ус1 - Ун 4)При Sj 1 вычисл ем СЛФ и формируем, д. . л  3-го шага х , х;;,, у, , имеют следующий смысл: - входное слово, полученное в в начале текутцего (третьего) шага из внешней соеды (xg, ) .,,.. - отражает изменение получен 1К ного значени  х„ по отношению к значению Xjj. , сохранившемус  с предыдущего шага; . - отражает изменение сформированного в конце предыдущего шага значени  yj по отношению к значению у , сохранившемус  с предыдущего шага; m. выходное слово, сформированное в конце текущего ша15 га, которое в начале еле дующего шага будет вьщано во внешнюю среду, как реак ци  на входное воздействие поступившее в начале текущ го шага, . По сигналу Пуск запускаетс  бло 16 синхронизации и начинает вырабаты вать управл ющие сигналы п,„- Им пульсом 1- устанавливаютс  в исходно состо ние все схемы устройства сбрасываютс  в нулевое состо ние ре- гистр 19 входных сигналов и регистр 20 выходных сигналов (см. фиг.. 2), -риггер 29 признака S (см. фиг. 4), регистр 42 входных переменных и регистр 43 выходных переменных (см. фиг. 5), триггеры первой и второй ступени блока 13 фиксации номеро вычисл емых логических функций (см. фиг. 3), регистр 2 новых значений входного сигнала, регистр 3 новых значений выходного сигнала, регистр 4 старых значений входного сигнала, регистр 5 старых значений выходного сигнала.первый 6 и второй 7 сумматоры по модулю два, регистры изменен ных состо ний входных 9 и выходных . 10 сигнало  -|см. фиг. l , устанавли - ваетс  в единичное состо ние триггер 29 признака S (см. фиг. 4). В начале каждого нового шага (см. фиг. I) в регистре 3 новых значений выходного сигнала записаны зна чени  выходных сигналов соответст- вуюшие окончанию предшествующего шага , а в регистре 4 старых значений входного сигнала и в регистре 5 старых значений выходного сигнала началу предшествующего шага. Если пер- вый элемент ИЛИ 8 не зафиксировал из менений входных и (или) выходных сиг налов, т.е. S. 0, если на выходе второго элемента ИЛИ 14 82 О., то блок 16 синхронизации выдает управл  ющие сигналы I,, 1, 1. По сигналу II производитс  прием очередного нового слова входной информации в блок 1 буферных регистров. Сигналом 12 осуществл етс  передача входной ин- формации из блока 1 буферных регистров в регистр 2 новых значений входных сигналов и выходной информации из регистра 3 новых значений выходных сигналов в блок 1 буферных регистров . По сигналу 1 пооизводитс  пооазо дное сложение по модулю два содержимого регистров 2 и 4 в nepBOM 72416 сумматоре 6 по модулю два и содержи мого регистров 3 и 5 во втором сумматоре 7 по модулю два а также вы дача из блока 1 буферных регистров выходного сигнала, который подтверждает предыдущий сигнал. Если в . зультате- вновь произведенного срав нени  будет вы влено изменение входного сигнала, то на выходе первого элемента ИЛИ 8 по витс  сигнал Sj I. В этом случае блок 16 синхронизации вырабатБ вает сигнал 1д, по которому производитс  передача признака из регистров 9 и 10 дл  обращени  к первому блоку пам ти II, а из него на вход блока 13 фиксации номеров вычисл емых логических функций выдаютс  номера функций, в которые вход т переменные, изменившие свои значени . По сигналу 14 осуществл етс  также передача содержимого регистров 2 и 3 в регистры 4 и 5 соот ветственно и установка S О. С первого, выхода блока 13 информаци  о наличии вычисл емых функций посту пает на входы второго элемента ИЛИ 14. При наличии вычисл емых функций на выходе второго элемента ИЛИ 14 по вл етс  сигнал S I. Тогда очередной сигнал блока 16 синхронизации (сигнал I) подаетс  на управл ющий вход блока 13. По этому сигналу с третьего выхода блока 13 выдаетс  сигнал выборки функции из второго блока пам ти 12, а через второй выход блока 13 выдаетс  разрешение на прием результата вычислени  функции в тот разр д регистра 3, номер которого соответствует номеру вычисл емой функции. По сигналу If сбрасываетс  в О счетчик 32 в блоке 15 (см. фиг. 4) и передаетс  содержимое регистров 2 и 3 устройства в регистры 42 и 43 соответственно в блоке 15 (см. фиг. 5). ,f, ° сигналу 1 устанавливаетс  в О триггер 29 признака S (см.фиг . 4). Сигнал 1 производит прибавление единицы в младший разр д счетчика 32 в блоке 15. По сигналу Ig производитс  опрос схемы сравнени  31 в блоке 15, передача инструкции, номер которой соответствует числу в счетчике 32, котора  выбираетс  де- шифратором 33 в блоке 15, на вход операционного блока 15 (см, фиг. 4 и и 5) . Дешифратор 33 выбирает также разр д в регистре 44 промежуточных

17

результатовj номер которого соответствует номеру выбранной инструкции, дл  приема промежуточного результата При отсутствии сигнала с выхода схемы сравнени  31 блок 16 синхронизации вырабатывает сигнал 1, по которому производитс  занесение результата выполненной инструкции в подготовленный дл  приема разр д регистра 44 промежуточных результатов. В случае по влени  сигнала с выхода схемы сравнени  31 устанавливаютс  в единичное состо ние триггеры 29 признаков Sj и 5 и из блока 16 синхронизации выдаетс  сигнал I(Q , по которому производитс  занесение результата вьтолненной инструкции в подготовленный дл  приема разр д регистра 3 новых значений выходных сигналов устройства (см. фиг. I), а через соответствующие злёменты задержки производитс  сброс триггера 29 признака S и триггеров 21 второй ступени в блоке 13.:

Таким образом, до вьщачи сигнала со схемы сравнени  31 производитс 

248

поочередное выполнение всех инструкций вычисл емой логической функции. При выполнении.последней инструкции вьщаетс  сигнал со схемы сравнени  3 и результат попадает в регистр 3 новых значений вькодных сигналов. Затем процесс вычислени  СЛФ повто-р етс  дл  очередной функции до тех пор, пока не будут вычислены функции.

Тогда признак S О и ранее установ ленный признак S О перевод т блок 16 синхронизации на вьщачу сигналов дл  приема очередного входного и вы дачу полученного выходного слова.

Останов устройства .происходит ПРИ отключении питани .

Использование изобретени  в сравнении с известньни устройствами обеспечивает повышение быстродействи 

выработки выходных сигналов за счет применени  асинхронного принципа обработки входных и выходных сигналов, при котором осуществл етс  решение только тех логических функций,- в которые вход т входные и выходные переменные , изменившие свои значени .

/X /t

фиг/

фиг. г

LJL

г

ГЛ

H I

;5

J

фие.д

фиеЛ

«to

|g|/| 3| |5|g|/| H/| «h

I г

t PfOn ,0.11/A1

j/g I i/fm. ucxodff.cocm. cxtM ycmp - Sg,

1

1

-xfa I

Ii Pt Hi S:-P 4it;fi lKt. Уний

i

I /j Xcr P g Увш.

L OSpawj.ffSnZ.PzXcm-Р2 ноВ,РгУст- ов

j |%ygg CxCft)ffepet ff/aMJ8S O)flo3p./fpt/ff4P2nP i

Ig Р2ПР : ВшбЛО

, 7

I

ндшАг

фиг.6

1

Ie 0 I

S

Q .

Pz HoSliT edixS/fff

Claims (3)

1. УСТРОЙСТВО ДЛЯ РЕАЛИЗА-

ЦИИ ЛОГИЧЕСКИХ ФУНКЦИЙ, содержащее первый и второй блоки памяти, операционный блок, отличающе-. е с я тем, что, с целью повышения быстродействия,в него введены блок . буферных регистров, регистр новых значений входных сигналов, регистр новых значений выходных сигналов, регистр старых значений входных сигналов, регистр старых значений выходных сигналов, первый и второй сумматоры по модулю два, первый и второй элементы ИЛИ, регистр измененных состояний входных сигналов, регистр измененных состояний выходных сигналов, блок фиксации номеров вычисляемых функций, блок синхронизации, причем первые группы информационных входов и выходов блока буферных регистров являются информационными входом и выходом устройства, вторая группа информационных выходов блока буферных регистров соединена с информационными входами регистра новых значений входньи сигналов, выходы первого сумматора по модулю два соединены с информационными входами регистра измененных состояний входных сигналов и с первой группой входов первого элемента ИЛИ, выходы второго сумматора по модулю два соединены с информационными входами регистра измененных состояний, выходных сигналов и с второй группой входов первого элемента ИЛИ, выходы регистра новых значений выходных сигналов соединены с второй группой информационных входов блока буферных регистров, первой группой информационных входов второго сумматора по модулю два, с информационными входами регистра старых значений выходных сигналов, о первой, .. группой информационных входов операционного блока, выходы регистра старых значений выходных сигналов соединены с второй группой информационных входов второго сумматора по модулю два, выходы регистра старых значений входных сигналов соединены с первой группой информационных входов первого сумматора по модулю два, выходы регистра новых значений входных сигналов соединены с информационньми входами регистра старых значений входных сигналов, с вторыми группами информационных входов первого сумматора по модулю два и операционного блока, выходы регистра измененных состояний входных сигналов соединены с первой группой информационных входов первого блока памяти, а выходы регистра измененных состояний выходных сигналов — с второй группой информационных входов первого блока

SU <„ 1164724 памяти, выходы которого подключены к информационным входам блока фиксации номеров вычисляемых функций, первая группа выходов которого соединена с входами второго элемента ИЛИ, вторая группа- выходов - с первой группой управляющих входов регистра новых значений выходных сигналов, третья группа выходов с информационными входами второго блока памяти, выходы которого соединены с третьей группой информационных входов операционного блока,, информационный выход которого подключен к информационным входам регистра новых значений выходных сигналов, с первой по одиннадцатую группы выходов блока синхронизации подключены соответственно к второй группе управляющих входов регистра новых значений выходных сигналов и к управляющим входам блока буферных регистров, регистра новых значений входных сигналов, регистров старых значений входных и выходных сигналов, регистров измененных состояний входных и выходных сигналов, первого и второго сумматоров по модулю два, блока фиксации номеров вычисляемых функций, операционного блока, первый и второй управляющие входы блока синхронизации подключены соответственно к выходам первого и.второго элементов ИЛИ, группа управляющих входов блока синхронизации соединена с группой управляющих выходов операционного блока, причем операционный блок содержит элемент задержки, триггеры, схему сравнения, счетчик, дешифратор, регистр числа инструкций, регистры инструкций. регистры входных выходных и промежуточных переменных, регистр операций, дешифраторы адресов, дешифраторы признаков, группы элементов И, группы элементов ИЛИ, элементы И и ИЛИ, причем первая группа входов схемы сравнения соединена с выходами регистра числа инструкций, выходы счетчика — с второй группой входов схемы сравнения и с входами дешифратора, а выход схемы сравне— йия — с первым входом первого элемента И, выход элемента И соединен с прямым установочным входом первого и вторым прямым установочным входом второго триггеров, второй инверсный установочный вход первого триггера через элемент задержки, инверсный установочный вход второго триггера, первый инверсный установочный вход первого и первый прямой установочный вход второго триггеров, вход сброса и счетный вход счетчика, второй вход первого элемента Й, первые входы элементов И с первой по четвертую группу, управляющие входы регистров входных и выходных значений соединены с группой управляющих входов операционного блока, выходы первого и второго триггеров соединены с группой управляющих выходов операционного блока, вторые входы элементов И первой группы соединены с выходами регистров инструкций, третьи — с выходом дешифратора, а выходы - с входами элементов ИЛИ первой группы, выходы которых подключены к входам регистра операций, первого и второго дешифраторов адреса, выходы элементов И второй группы соединены с входами регистра входных переменных, выходы элементов И третьей группы — с входами регистра выходных переу менных, выходы элементов И четвертой группы — с входами регистра промежуточных переменных, выходы регистра входных переменных соединены с первыми входами элементов И пятой и шестой групп, выходы регистра выходных переменных соединены с первыми входами элементов И седьмой и восьмой групп элементов И,, выходы регистра промежуточных переменных соединены с первыми входами элементов И девятой и десятой групп,, вторые входы элементов И пятой, седьмой и девятой групп и элементов И шестой, восьмой и десятой групп соединены соответственно с выходами первого и второго дешифраторов адреса, выходы элементов И с пятой по. десятую группы соединены соответственно с входами элементов ИЛИ с второй по седьмую группы, первые входы второго, третьего и четвертого элементов И соединены соответственна с выходами первого дешифратора.признака, а вторые входы - с выходами соответственно элементов ИЛИ, второй, четвертой и шестой групп, первые входы пятого, шестого и седьмого элементов И соединены с выходами второго дешифратора признаков, вторые входы соединены с выходами элементов ИЛИ соответственно третьей, пятой, седьмой групп, входы первого элемента ИЛИ соединены с выходами второго, третьего и четвертого элементов И, прямой и инверсный выходы соединены с первыми входами соответственно восьмого и девятого элементов И, выходы которых соединены с входами второго элемента ИЛИ, входа третьего элемента ИЛИ соединены с выходами пятого, шестого.и седьмого элементов И, прямой и инверсный выходы - с первыми входами соответственно десятого и одиннадцатого элементов И, выходы которых соединены с входами четвертого элемента ИЛИ, первый вход пятого элемента ИЛИ соединен: с выходом второго элемента ИЛИ, второй вход — с выходом четвертого элемента ИЛИ, выход - с первым входом двенадцатого элемента И, первый вход тринадцатого элемента И соединен с выходом второго элемента ИЛИ, второй вхсд - с выходом четвертого элемента ИЛИ, выход тринадцатого элемента И соединен с первым входом .четырнадцатого элемента И, первый и второй входы шестого элемента ИЛИ соединены с выходами соответственно две'надцатого и четырнадцатого элементов'· И, а выход шестого элемента ИЛИ.соединен с первым входом пятнадцатого элемента И, второй вход которого соединен с группой управляющих входов операционного блока, прямой и инверсный выходы первого разряда регистра операций соединены с вторыми входами 'соответственно двенадцатого и четыр-.

надцатого элементов И, прямой и инверсный выходы второго разряда регистра операций соединены с вторыми входами восьмого и девятого элементов И, прямые выходы третьего и четвертого ч разрядов регистра операций соединены :с входами первого дешифратора признака , прямой и инверсный выходы пятого, разряда — с вторыми входами соответственно десятого и одиннадцатого элементов И, прямые выходы шестого и седьмого разрядов - с входами второго дешифратора признаков, вторые входы элементов И третьей группы соединены · .. с первой группой информационных входов операционного блока, вторые входы элементов И второй группы - с второй группой информационных входов операционного блока, входа регистра числа инструкций и регистров инструкций -с третьей группой информационных входов . операционного блока, вторые входыэлементов И четвертой группы соединены с выходом дешифратора, третий вход - с выходом шестого элемента

ИЛИ, выход пятнадцатого элемента И соединен с информационным выходом операционного блока.

2. Устройство по п. 1, о т лича ю щ е е с я тем, что блок фиксации номеров вычисляемых функций содержит первую и вторую группы триггеров, первую и вторую группы элементов И, группу элементов задержки, элемент ИЛИ, элемент задержки, причем выход_;элемента ИЛИ соединен с инверсными установочными входами триггеров первой группы, первые входы’ первых элементов И первой и второй групп соединены с группой управляющих входов блока, первые входы последующие элементов И первой и второй групп соединены с выходом предыдущего элемента И первой группы, первый вход последнего элемента И второй группы соединен с выходом последнего элемента И первой группы, вторые входы элементов И первой и второй групп соединены соответственно с инверсными и прямыми выходами триггеров второй группы, прямые выходы триггеров второй группы соединены с первой группой выходов блока, прямые выходы триггеров первой группы соединены с второй группой выходов блока, выхЪды элементов И второй группы соединены с прямыми установочными входами триггеров первой группы и третьей группой выходов блока, а через группу элементов задержки - с первыми инверсными ус— : таиовочными входами триггеров второй группы, прямые входы триггеров второй группы соединены с информационными входами блока, первый вход элемента ИЛИ через элемент задержки, второй вход элемента ИЛИ, вторые инверсные входы триггеров второй группы соединены с группой управляющих входов блока. -... -

3. Устройство по п. 1, о т л и ч ающее с я тем, что блок синхронизации содержит генератор импульсов, триггер, два элемента И, элемент задержки, генератор тактовых импульсов, два инвертора, группу элементов И, причем выход генератора импульсов соединен с первыми входами элементов И, второй вход первого элемента И соединен с прямым (Выходом триггера, а выход через элемент задержки - с инверсным установочным входом триггера, второй вход вто рого элемента И соединен с инверсным выходом триггера, а выход - с входом генератора тактовых импульсов, первый· выход генератора тактовых импульсов соединен с первыми входами первого, четвертого, седьмого элементов И группы, ^торой выход - с первыми входами второго, пятого, восьмого элементов И группы, третий выход - с первыми входами третьего, шестого, девятого, десятого элементов И группы, второй вход четвертого элемента Й группы соединен с первым управляющим входом блока синхронизации, вторые входы первого, второго, третьего элементов И группы через первый инвертор соединены с первым управляющим ' входом блока синхронизацииjg,вторые входы с пятого по девятый элементы И группы соединены с вторым управляющим входом блока синхронизаций, третьи входы с первого по четвертый элементы И группы через второй инвертор соединены с вторым·управляющим входом блока синхронизации, третьи входы пятого,’ шестого элементов И- группы и второй вход десятого -элемента И группы соединены с первым управляющим входом группы, третьи входы седьмого,' восьмого, девятого элементов И труппы соединены с вторым управляющим входом группы, третий вход десятого элемента И группы соединен с третьим управляющим входом группы, первую группу выходов блока синхронизации образуют выходы первого элемента И и второго элемента И группы, вторую группу выходов - выходы первого элемента И, первого и третьего элементов И группы, третью группу выходов - выходы первого элемента И и второго элемента И группы с четвертой по седьмую группы выходов - выходы первого элемента И и четвертого элемента И группы, восьмую и девятую группы выходов —-выходы первого элемента И, третьего и четвертого элементов И группы, десятую группу выходов — выходы первого элемента И,пятого и десятого элементов И группы,одиннадцатую группу выходов - выходы первого элемента И с пятого по десятый элементы И группы.