SU1243011A1 - Устройство дл обучени микропрограммированию - Google Patents

Abstract

Изобретение относитс  к учебно- лАбораторному оборудованию. Целью изобретени   вл етс  расширение дидактических возмойсностей с повышением надежности и достоверности вводимой информации за счет возможности выполнени  операции ускоренного умножени  введением операндов, над которыми производ тс  действи , непосредственно в состав микропрограмм. Составными част ми предлагаемого устройства  вл ютс  микропроцессор, блок синхронизации, блок пам ти, блок управлени , блок регистрации, блок индикации, два блока сравнени , распределители импульсов, блок задани  режима работы, коммутатор сигналов синхронизации, коммутатор сигналов управлени  микропроцессора, кo iмyтa- тор данных, коммутатор микрокоманд, регистр числа,счетчик адреса, И,элемент ИЛИ, регистр микрокоманды , Введен р д св зей между состав- ньми част ми устройства. Раскрыта структура формирователей импульсов ускоренного умножени , местного управлени  и непосредственного операнда . 3 з.п. ф-лы, 6 ил. с С 1C i4 СО

Description

Изобретение относитс  к обучающим устройствам и может быть использовано дл  отработки навыков микропрограммировани  ,

Цель изобретени  - расширение дидактических возможностей устройства за счет реализации ускоренного умножени  введением операндов, над которыми производ тс  действи , непосредственно в состав микрокоманд.

На фиг,1 изображена структурна  схема предлагаемого устройства; на фиг.2 - временные диаграммы работы устройства; на фиг.З - структура микропроцессора; на фиг. А - схема распределител  импульсов ускоренного умножени ; на фиг.5 - схема блока управлени ; на фиг,6 - схема распределител  импульсов непосредственного операнда.

Устройство дл  обучени  микропрограммированию содержит микропроцессор 1 , бло к 2 синхронизации, блок 3 пам ти , блок 4 управлени , блок 5 регистрации , блок 6 индикации, первый 7 и второй 8 блоки сравнени , распределители 9 и 10 импульсов, блок 11 . задани  режима работы (записи-контрол ) , коммутатор 12 (сигналов синхр.о низации), коммутатор 13 (сигналов управлени  микропроцессора), комму-, татор 14 (данных), коммутатор 15 (микрокоманд), регистр 16 (числа), счетчик 17 (адреса), элемент 18 И, элемент 19 ИЛИ, регистр 20 (микрокоманды ).

Микропроцессор 1 состоит из двух четырехразр дных микропроцессорных секций , выполненных на од ном кристалле по бипол ршой технологии интегральных ин жекционных схем.

Основными узлами микропроцессора 1  вл ютс  (фиг.З): арифметико-логический узел 21 с 16-ю операци ми и полной .схемой ускоренного переноса восемь регистров общего назначени  22, последний  вл етс  программным Счетчиком 23; дополнительный .регистр 24 и рабочий регистр 25, которые могут быть использованы дл  операций как с одинарной,.так и с двойной точностью; регистр 26 операций основное назначение которого - хранение кода микрооперации в данном такте работы микропроцессора 1, регистр 26 имеет разр дность двенадцать и каждый р зр д его  вл етс  управл ющим дл  отдельных .узлов, вход щих в состав микропроцессора 1 (на фиг.З выходные св зи регистра 26 не показаны ) , мультиплексоры входа информации 275 выхода информации 28 и адреса 29;; мультиплексор 27 соединен с входом узла 21 и коммутирует на его вход операнды различных источников микропроцессора и входную информацию, котора  поступает в процессор I через коммутатор 14 (фиг.З), мультиплексор 28 выдает информацию на выходные шины, а мультиплексор 29 - на адресные шины значение программного счетчика 23, а также значени  рабочего 25 и дополнительного 24 регистров ; программируема  логическа  матрица 30, с помощью которой дев ти- . разр .п,ное управл ющее слово микропро- цессора 1 преобразуетс с  в двадцатиразр дное , которое заноситс  в регистр операции 26.

Основными составными част ми распределител  9 (фиг.4)  вл ютс  элементы И 31 и 32; триггеры 33 и 34,

инвертор 35, элементы И 36 - 39, элементы ИЛИ 40 и 41.

Блок 4 содержит (фиг.5) регистры 42 и 43, переключатель 44 С ввода информации и синхроимпульсз, подаваемого из блока 2 на вход С регистров 42 и 43, куда последовательно заноситс  необходима  информаци , тумблерный регистр 45 (управлени  входами микропроцессора), переключатель 46 ( Пуск), переключатель 47 (режима - Одиночный-непрерывньш), переключатель 48 (Сброс), переключатель 49 (Сброс регис тра числа ) , переключатель 50 (ввода информации в регистр числа), переключатель 51 (Сброс счетчика адреса блока пам ти), переключатель 52 Запись-работа, регистратор 53 (сравнени ).

Ра.спределитель 10 содержит элементы И 54 и 55, мультиплексор 56, элемент ИЛИ 57, триггер 58. вход R которого соединен с переключателем 48. ..

Структура устройства дл  обучени  микропрограммированию выбрана исход  из УСЛОЕ1ИЯ наиболее нагл дной демон- страи ии принципа .микропрограммного управлени . Используемые режимы работы дают возможность изучить управление фз-тскционированием как основногс обрабатьгоающего устройства -микрол

процессора, так и всего устройства в целом.

Предлагаемое устройство дл  обучени  микропрограммированию работает следующим образом.

При изучении работы микропроцессора по отдельным микроопераци м набранные значени  данных и микрокоманд в регистрах 42 и 43 блока 4 через соответствутощие коммута.торы 14 и 15 (фиг.1) подаютс  на его входные шины. Синхронизаци  работы микропроцессора I происходит импульсом 2д (фиг,2), который подаетс  в него через коммутаторы 12 и 13. Результат выполнени  микрооперации на шинах адреса и данных фиксируетс  в блоке 5. Наличие выходных управл ющих сигт налов микропроцессора 1 определ етс  в блоках 7 и 8 и фиксируетс  блоком 4,

Состо ние всех регистров индицируетс  в блоке 6. Дл  изучени  системы команд в шаговом режиме в устройстве используетс  блок 4(фиг.5), В регистры 42 и 43 с помощью переключател  44 и синхроь мпульса, подаваемого из блока 12 на вход С регистров 42 и 43 последовательно заноситс  необходима  информаци . Переключатели 46 - 48 определ ет режим работы блока 2, Переключатель 52 определ ет режим работы блока 3 пам ти.

Следующим этапом работы с устройством  вл етс  составление последовательностей микрокоманд вьтолнени  слолдвни , умножени , делени . При этом составленна  последовательность микрокоманд заноситс  в блок 3, и микропроцессор 1 работает под его управлением. Запись микрокоманд в блок 3 осуществл етс  из регистра 16 с помощью блока 11, формирующего необходимые последовательности сигналов . Микрокоманда заноситс  в ре-: гистр 16 последовательным кодом, значение которого О или 1 подаетс  из блока 4 переключателем 50 (фиг.5) а стробирующий импульс - с коммутатора 1 2.

После занесени  в регистр 16 с коммутатора 12 подаетс  импульс записи , переписьюающий информацию в блошка 3. При этом значение счетчика 17 автоматически получит приращение +1. Значение регистра 16 и счетчика 17 индицируетс  в блоке 6. Дл  контрол  правильности записанной в блок 3 ин2Д301I4

формации блок II переводит.-  ь- рсл-и-.: контрол , при котором из О.п.ок.ч . синхроимпульсом коммутатора 2 осутесгн- л етс  контрольное чтение. При этом 5 информаци  вновь заноситс  в регистр 16. Счетчик 17 называет на  чейку, из которой производитс  чтение.

Формат микрокоманды - двадцать че- тыре разр да. Разр ды 1-9 используют-, 10 с  дл  управлени  микропроцессором I, разр ды 10-19  вл ютс  управл ющими разр дами блоков устройства дл  обучени  микропрограммированию, разр ды 20-24  вл ютс  разр дами адреса (5 следующей микрокоманды.

Разр д, микрокоманды имеют следующие значени : разр ды один-дев ть - управление микропроцессором I; разр д 10 - свободньш; разр д один- 20 надцать - управление входом переноса узла -21; разр д двенадцать - управление выходом младшего разр да дополнительного регистра осзтдествл етс 

блоком 8; разр д тринадцать - уп- равление выходом переноса узла 2I

осуществл етс  блоком 7; разр д четырнадцать - управление занесением информации в блок с шин выхода данных микропроцессора 1; разр д п т- надцать - управление занесением информации в блок с шин выхода мржропро- цессора 1; разр д шестнадцать.- управление младшим разр дом дополни- тельнб го регистра 24 при ускоренном умножении; разр д семнадцать - обращение за операндом при делении; разр д восемнадцать - признак операнда ,- разр д дев тнадцать - конец микропрограммы; разр ды двенад- дать-двадцать,четыре - адрес следующей микрокоманды.

Такт вьтолнени  микрокоманды начинаетс  считьгоанием из блока 3 импульсом СШ, который используетс  дл 

синхронизации микропроцессора I и вырабатываетс  в блоке 2 (фиг.2е). Задержка , котора  возникает при считывании составл ет примерно 100 не, дает возможность непосредственно вво-

дить операционную часть микрокоманды в процессор 1 (фиг.2ж), котора  заноситс  в его регистр операции по фронту переключени  из О в 1. Управл юща  и адресна  часть микрокоманды занос тс  в регистр 20 микрокоманды с синхроимпульсом (СИ)2 (фиг. 2и). К управл ющему входу мультиплексора 56 подключен разр д воемнадцать регистра 20. Адресна  асть микрокоманды заноситс  в реистр 20 по установочным входам (втоой и третий входы счетчика 21) 5 (фиг.2н). После этого, если необхоимо , анализируютс  признаки вьтол- ени  операции (как правило, выходого переноса узла 21) в блоке 7 или значени  младшего разр да дополни- 10 тельного регистра (при выполнении операции умножени  в блоке 8), В блои 7 и 8 эти признаки и значени  по- а:отс  из микропроцессора 1 (фиг,2н). Опросы этих значений производ тс  им- 15 пульсом СИ 4 (фиг,2р), вырабатываемым блоком 2, При этом значение регистра 20 в зависимости от результата увеличиваетс  на +1 или на +2 (фиг.2н). После этого импульсами СИ 1 (фиг,2а)5 20 Bbipa6aTUBaeNn3iMH блоком 2, модифицированное значение адреса заноситс  в счетчик 17 (фиг.2с), и начинаетс  такт выполнени  следующей микрокоман- дьь По заднему фронту импульса СИ 1 25 формируетс  короткий импульс, который сбрасывает регистр 20 перед новым занесением адреса из блока 3 (фиг,2т). Операнды, над которыми производ тс  операции, хран тс  в блоке 3, в том 30 же, что и управл юща  информаци , Дл  занесени  их в процессор 1 необходимо в разр де признака операнда микрокоманды О8) установить I (фиг а2и), а сам операнд расположить в следующей  чейке блока 3 в разр дах 10-17, При этом в. данном такте схема выдачи операнда формирует им- пульс считывани  из следующей  чейки блока 3, Этот импульс считывани  мируетс  блоком 10 между заднщ и . фронтами импульсов СИ 3 и СИ 4 (фиг,2к). Операнд (фиг.З) заноситс  в регистр 20 и через распределитель 10 и коммутатор 14 подаетс  на вход- 45 ные шины данных микропроцессора 1, Данные останутс  на входных шинах до.момента исполнени  операции занесени  (фронта из 1 в О импульса синхронизации микропроцессора I 50 сим) (фиг,2м), При этом действие уп- 1равл ющих сигналов разр дов 10-17 блокируетс ,

. В микропроцессоре 1 используютс  следующие методы умножени  и делени ,55 I), Лэоичное з ножение. Множитель вноситс  в дополнительный регистр 24 микропроцессора 1,

множимое - в один из регистров общего назначени  22. Умножение осуществл етс  посредством выполнени  р да сложений и сдвигов. Если младший разр д множител  равен нулю, то вьтОл- н етс  сдвиг вправо с удвоенной точностью -- младший разр д рабочего регистра 25 поступает в старший разр д дополнительного регистра 24, а младший разр д регистра 24 тер етс . Есл младший разр д регистра 24 равен единице , то вьтолн етс  операци  сложени  и сдвига.

2). Двоичное деление.

Деление (п тнадцать разр дов максимум ) вводитс  в составной регистр, состо щий из дополнительного регистра 24 и рабочего регистра 25, и делитель подаетс  на первый вход мик- пропроцессора 1. Деление осуществл - етс  путем выполнени  .р дов вычитани и сдвигов, начина  со старших разр дов . На каждом этапе делитель сравниваетс  с содержимым рабочего регистра 25 микропроцессора 1 дл  определени  того, нужно ли производить вычитание и сдвиг или прос то сдвиг влево (в сторону старших разр дов), На каждом такте цифра частного заноситс  в младший разр д дополнительного регистра 24 микропроцессора 1, По окончании делени  частное окажетс  в регистре 24, остаток - в рабочий регистр 25..

3), Ускоренное умножение.

Методом ускоренного умножени , реализуемом в микропроцессоре 1,  вл етс  алгоритм Бута. Заключаетс  он э следующем:

1 . {ножимбе заноситс  .в нулевой регистр общего назначени  микропроцессора (РОНО) 22, множитель - в регистр 24, обнул емый рабочим рег ист- ром (Р,,Р) 25, где будет хранитьс  произведение,

2. лализируетс  младшиз разр д мкожитсгл  с помощью распределител  9 Если он равен 1, то РР РР - РОНО, если - О, то. РР РР + РОНО.

3.Выполн ем арифметический сдви вправо содержимого регистров 24 и 25 анализируем новый младший разр д и предшеств:/ющий ему и преобразуем произведение по правилу:

У - 1 У

О О РР РР + О (нет операции сложени )

01 РР РР + РОНО

1О РР РР - РОНО

1 1 РР РР + О (нет операции сложени )

4. Действие третье повтор етс  (п-1) раз, где п - число разр дов множител , счита  знаковый.

Произведение получаетс  с учетом знаков.

Второй блок сравнени  младшего разр да дополнительного регистра микропроцессора 1 формирует импульс модификации адреса, занесенного в адресную часть регистра 20.

Если обозначить МК - разр д микрокоманды , РД - значение младшего разр ду дополнительного регистра (РД)24, то условие формировани  запишетс  следующим образом:

МА

П

МК,, л. РД л МК„.

17

Аналогично дл  первого блока сравнени  выходного переноса узла 21 (выМА

УУ

,,,) (Т1 л РД.Л МК,Л МК ) V (Т А РД ,. ЛРД. л МК л МК )

( МК) л (Т1ЛРД V (T1 АРД.,.ЛРД);

МА

УУ(2)

(ИРД.) V (Т1 ЛРД„.Л РД. ) л (МК,ЛМК ),

где Т - значение триггера первого цикла.

Указанные импульсы, соответствующие услови м модификации адреса согласно уравнени м (I) - (4), подаютс  с-выходов блоков 7 и 8 и распределител  9 на входы элемента 19, от- куда поступают на вход счетчика I7, соответствующий увеличению результата показаний счетчика на +1, +2.

В предлагаемом устройстве дл  обучени  микропрограммированию расшире- ние дидактических возможностей достигаетс  за счет соответствующего выполнени  структурной схемы, введением блоков сравнени  и необходимых схем, обеспечивающих различные типы умножени  и делени , в том числе и ускоренного умножени .

Повышение достоверности вводимой информации достигаетс  при использовании блока 2 и коммутатора 12 воз- можностью контрол  микрокоманды после записи ее в регистре 16 (контрольное считывание).

ход ПАЛУ), условие формировани  импульса модификации следующее:

fA

ЙЫ

Г1А.ПУ МК л ВЫХ ПАЛУ л МК (2)

13

При реализации ускоренного умножени  с помощью распределит ел  9 по алгоритму Бута (разр д 15 микроксман- 10 ды) в первом цикле проверки анализируетс  младший разр д РД, а в последующих циклах - предьщущий РД,. - 1 и последующий РД . младшие разр ды регистра 24. При этом предьщущий t5 выдвинутый из РД разр д запоминаетс  во вспомогательном триггере (не показан ). Значение счетчика 17 увеличиваетс  на + или +2 в зависимости от значений 20

РДд,.., и РД,. 1-0 или 0-1.

Услови  модификации адреса при ускоре.нном умножении запишутс  в сле- 25 дующем виде:

(3)

(4)

Перечисленные преимущества предлагаемого устройства по сравнен1Ж) с известным позвол ет эффективно использовать его дл  изучени  больших интегральных схем.

Claims (4)

1. Формула изобретени .

   . Устройство дл  обучени  микропрограммированию , содержащее микро-; процессор, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего коммутаторов, а первый, второй , третий и четвертый выходы - с первыми входами первого и второго блоков сравнени  и первым и вторым входами блока регистрации соответст- венно, блок индикации, первый, вто- . рой, третий и четвертый входы которого подключены соответственно к первым выходам блока управлени , первого регистра и счетчика и к выходу блока регистрации, блок пам ти, первый , второй и третий входы которого

   соединены соответственно с вторыми выходами первого регистра и счетчика и .выходом блока задани  работы , блок синхронизации, элемент ИЛИ, элемент И, выход которого подключен к третьему входу блока регистрации , четвертый вход которого соеди ней с первым выходом четвертого коммутатора , отличающеес  тем, что, с целью расширени  дидактических возможностей устройства,

   в него введены второй регистр и два распределител  импульсов, первые входы которТзтх соединены, с выходом элемента И, подключенным к вторым входам первого и второго блоков сравнени , третьи входы которых и вторые входы распределителей импульсов подключены к выходу второго регистра; соединенному с первым входом.первого коммутатора, второй и третий входы которого подключены соответственно- к вторым выходам четвертого коммутатора и блока управлени , третий выход которого подключен к входу блока синхронизации, четвертый, п тый , шестой и седьмой выходы - к первым входам соответственно второго .коммутатора, третьего коммутатора, элемента И и счетчика, восьмой и дев тый выходы - соответственно к первому и второму входам первого регистра ,,а вход - к третьему выходу четвертого коммутатора, четвертый выход которого соединен с первым входо блока задани  режимов работы и третьим входом блока пам ти, первый вход с первым вь ходом блока синхронизации , а второй и третий входы - с первыми выходами соответственно первого и второго блоков сравнени ,

   вторые выходы которых подключены соответственно к первому и второму входам элемента ИЛИ, третий вход которого соединен с первым выходом первого распределител  импульсов:, а выход - с вторым входом счетчика, третий вход которого подключен к второму выходу первого распределител  импульсов , а четвертый вход - к выходу блока пам ти, соединенному с четвертым входом второго регистра и вто рым входом третьего коммутатора, второй вход второго коммутатора п од- к.шочен к первому выхо.ду второго распределител  импульсов, второй выход которого соединен с вторым входом

   0

   5

   0

   5

   0

   5

   0

   5

   0

   5

   блока задани  режимов работы, второй вход элемента И соединен с вторым входом блока задани  режимов работы, второй вход элемента И подключен к второму выходу блока синхронизации, третий вход первого распределител  импульсов соединен с вторым выходом микроп1эоцессора ,
2. 2,Устройство по п.15 о т л и ч а- ю щ е е с   тем, что в нем первый распределитель импуль сов содержит последовательно включенные первый элемент И, второй элемент И, первый триггер, третий элемент И и первый элемент ИЛИ, выход которого  вл етс  вторым выходом распределител , последовательно соединенные второй триггер , четвертый элемент И и второй элемент ИЛИ, вькод которого  вл етс  первым вьиодом распределител , последовательно включенные инвертор и-п тый эл(;мент И, выход которого соединен с вторьп-4 входом второго элемента ШШ, и шестой элемент И, выход- которого соединен с вторым входом первого элемента ИЛИ, а первый, второй и третий входы - ;-оотнетственно с выходом первого элемента И, вторым выходом .первого триггер а и вторым выходом второго триггера, выход первого элемента И подк.пючен к первому входу второго триггера и к вторым входам третьег О, четвертого и п того элементов И, первый выход первого триггера соединен с третьим входом п того элемента И, вторым входом второго элемен7 а И и вторым входом второго триггера, второй выход первого триггера подключен к третьему входу четвертого элемента И, четвертый вход которого соединен с выходом инвертора , первый и второй входы первого элемента И  вл ютс  соответственно первым и вторым входами распределител , а вход инвертора, второй вход, второго триггера, третий вход третьего элемента И и четвертый вход шестого элемента И - третьим входом распределител .
3. 3.Устройство по п.1, о т л и ч а- К1 щ е е с   тем, что в нем второ.й распределитель импульсов содержит

   последовательно включенные первый элемент И, элемент ИЛИ и.триггер, выход которого  вл етс  вторым выходом распределител , мультиплексор, вход и выход которого  вл ютс  соответственно вторым входом и первым выходом распределител , и второй элемент И, вькод которого соединен с вторым входом элемента ИЛИ, первые и вторые входы первого и второго элементов И  вл ьгс  соответственно первым и вторым входами распределител .
4. 4. Устройство по п, 1 , о т л и .4 а ю щ е е с   тем, что в нем блок управлени  содержит первый регистр, первый и второй выходы которого  вл  ютс  соответственно первым и четвертым выходами блока, второй регистр, выход которого  вл етс  п тым выходом блока, первьш переключатель, пер

   10

   15

   вый и второй выходы -которого соеди- . нены с первыми входами соответственно первого и второго регистра, третий регистр, выход которого  вл етс  вторым выходом блока, второй, третий и четвертый переключатели, выходы ко- тррых  вл ютс  третьим выходом блока и соединены с вторь1ми входами первого и второго регистров, п тый, шестой, седьмой и восьмой переключатели, выходы которых  вл ютс  соответственно шестым, седьмым, восьмым и дев тым выходами блока, и регистратор, вход которого и третьи входы первого и второго регистров  вл ютс  входами блока,.

   гъ

   п

   .J

   J

   и

   и

   L«

   (а 7О

   rtu

   Сриг.З

   €

   D

   ((/./

   вых.в ло/fu 8и9

   Sb/x.SffflOK - 7

   /У

   //J

   J

   вУпохб 6Smf(/6м

   eStiOKiS

   Тр I rf

   -В блок 17

   Bff/iOffW

   (игА

   eStiOKiS

   U

   SiS/iOK

   а

   И Вт W

   S /fotf 11 IT

   е 7

   J

   W 50

   ВЗлокИ

   Sff/to/fff -

   (.1

   -

   SffAOf StX

   Фиг.З

   Из ( 18 7

   54 {

   55

   1

   58

   д$лок11

   т 1

   Из блока

   го

   8

   56

   сриг.б

   ВНИИПИ Заказ 3709/51 Тираж 455Подписное

   Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4

   в блок 1