SU1200288A1 - Микропрограммное устройство управлени - Google Patents

Abstract

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок формировани  адреса, пам ть микрокоманд , выход микрокоманды которой подключен к информационному входу регистра микрокоманд, отличающеес  тем, что, с целью повышени  быстродействи , оно содержит блок формировани  управл ющего слова, блок задани  числа циклов , регистр управл ющего слова,, регистр возврата и регистр команд, выход кода операции которого подключен к первому входу блока формировани  адреса, а адресный выход - к первому входу блока формировани  управл ющего слова, второй и третий входы которого подключены соответственно к выходу первого управл ющего пол  регистра микрокоманд и первому выходу блока задани  числа циклов, nepBbtii и второй входы которого подключены соответственно к первому синхровходу устройства и выходу второго управл ющего пол  регистра микрокоманд, выходы третьего управл ющего пол  и адреса возврата которого подключены соответственно к второму входу блока формировани  адреса и информационному входу регистра возврата, синхровход которого соединен с вторым синхровходом устройства, выход регистра возврата подключен к третьему входу блока формировани  адреса, четвертый и п тый входы и выход которого соединены соответственно -с адресным выходом пам ти микрокоманд, вторым выходом блока задани  числа циклов и с адресным входом пам ти микро .команд, третий синхровход устройства соединен с шестым входом блока формировани  адреса и синхровходом регистра микрокоманд, выход признака окончани  микропрограммы которого ю подключен к первому управл ющему выходу устройства, вход команды устройства соединен с входом регистго ра команды, первый синхровход уст00 00 ройства соединен с четвертым входом блока формировани  управл ющего слова, выход которого и выход операционного пол  регистра микрокоманд объединены и подключены к информационному входу регистра управл ющего слова, синхровход и выход которого соединены соответственно с четвертым синхровходом устройства и вторьм управл ющим выходом устройства , причем блок формировани  управл ющего слова содержит два коммутатора , дешифратор и четыре счетчика , информационные и синхровходы

Description

которых подключены соответственно к третьему и четвертому входам блок входы задани  режимов четырех счетчиков подключены соответственно к первой, второй, третьей и четвертой группам выходов дешифратора, вход которого и управл ющие входы первого и второго коммутаторов объедин ны и подключены к второму входу бло формировани  управл ющего слова, выходы четырех счетчиков подключены к соответствующим информационным входам второго коммутатора, первый вход блока подключен к информационному входу первого коммутатора, выход которого объединен с выходом втЬрого коммутатора и подключен к выходу блока формировани  управл ющего слова.

2.Устройство по п. 1, о т л ич а ющее с   тем, что блок задани  числа циклов содержит дешифратор , два счетчика и сумматор, выход которого подключен к первому выходу блока и к информационным входам первого и второго счетчиков, выходы старщих разр дов которых объединены и подключены к второму выходу блока а входы задани  режимов - к первой

и второй группам выходов дешифратора , вход которого и вход задани  режимов сумматора подключены к первому входу блока, входы первого и второго операндов сумматора соединены соответственно с информационными входами устройства,

3.Устройство по п. 1, о т л ичающеес  тем, что блок формировани  адреса содержит три коммутатора, два регистра адреса, триггер, три элемента ИЛИ, два злемента И и элемент НЕ, причем управл ющие входы первого и второго коммутаторов объединены и подключены

к второму входу блока, первый и третий входы которого соответственно подключены к первому и второму информационным входам первого коммутатора , третий и четвертый информационные входы первого коммутатора объет динены и подключены к выходу второго коммутатора, выходы младших двух разр дов второго коммутатора подключены к первым входам первого и второго элементов ИЛИ, выходы которых подключены к входам младших разр дов третьего входа первого коммутатора , младший разр д четвертого входа первого коммутатора соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходом младшего разр да второго коммутатора , выход первого коммутатора  вл етс  выходом блока, третий коммутатор управл ющим входом соединен с первым входом первого элемента И и подключен к пр мому выходу триггера , первый и второй информационные входы второго коммутатора подключен соответственно к выходам первого ивторого регистров адреса, информационные входы которых объединены и подключены к четвертому входу блока, синхровходы регистров адреса подключены соответственно к выходам первого и второго элементов И, вторые входы которых соединены с входом элемента НЕ и подключены к шестому входу блока, выход элемента НЕ соединен с входом триггера , инверсный выход которого подключен к первому входу второго элемента И, вторые входы первого и второго элементов ИЛИ соединены с соответствукицими информационными входами третьего коммутатора и подключены к п тому входу блока, выход третьего коммутатора соединен с вторым входом третьего элемента 1И.

Г :

Изобретение относитс  к вычислительной технике и может быть использовано в ассоциативных процессорах, позвол ющих осуществл ть параллельную обработка больших массивов данных.

Цель изобретени  - повьш1ение быстродействи .

На фиг. 1 показана блок-схема предлагаемого микропрограммного устройства управлени  (МУУ)J на фиг. 231

функциональна  схема блока формировани  управл ющего словаJ на фиг. 3функциональна  схема блока задани  числа цикловJ на фиг. 4 - функциональна  схема блока адреса} на фиг. 5 - диаграмма синхросигналов

МУУ.

Микропрограммное устройство управ лени  (фиг. 1) содержит блок 1 формировани  адреса,.пам ть 2 микрокоманд , регистр 3 микрокоманд, блок 4 формировани  управл ющего слова, блок 5 задани  числа циклов, регистр 6 управл ющего слова, регистр 7 возврата и регистр 8 команд, а также вход 9 команды устройства, синхрО входы 10-13 и управл ющие входы 14 и 15.

Блок 4 формировани  управл ющего слова содержит коммутаторы 16 и 17, дешифратор 18 и счетчики 19-22. Блок 5 задани  числа циклов содержит дешифратор 23, счел-чики 24 и 25 и сумматор 26.

Блок 1 формировани  адреса содержит коммутаторы27-29, регистры 30 и 31 адреса, триггер 32, элементы ИЛИ 33-35, элементы И 36 и 37 и элемент НЕ 38.

Устройство работает следующим

образом.

Работа устройства начинаетс  с приведени  регистров 3, 6 и 8 в исходное состо ние общим сигналом сбро са (не показан) АЛ. Затем команда, состо ща  из двух частей, загружаетс  в регистр 8 команд с входа 9. В первой части указан код той операции , которую надо вьшолнить в АЛ. Это может быть сложение, вычитание, поиск максимального (минш ального) в массиву, перестановка слов в .массиве и т.д. Этот код операции через коммутатор 27 блока 1 подаетс  в пам ть 2 микрокоманд и выбирает в ней список микрокоманд, необходиых дл  выполнени  данной команды. о второй части команды в общем случае содержатьс  три адреса, соответствующие номерам зон в решающем поле И, в которых наход тс  обрабатываеые массивы данных. Так, например, ассив чисел 1-й зоны складываетс  с массивом чисел третьей зоны, а ассив-результат записываетс  в дес тую зону.

На втором такте выбранна  из пам ти 2 микрокоманда записываетс  в регистр 3 микрокоманд по переднему

00288

фронту синхросигнала на синхровходе 12 (фиг. 5). Кроме того, в выбранной из пам ти 2 микрокоманде присутствует адрес следующей микрокоманды, который подаетс  на информационные вхо- ды регистров 30 и 31 блока 1 и записываетс  в один из них, в зависимости от состо ни  триггера 32. Если триггер 32 находитс  в единичном

10 состо нии, значит синхросигнал с входа 12 пройдет через элемент И 36 и запись осуществитс  в регистр 30 по переднему фронту импульса (фиг. 5). По заднему фронту этого

5 импульса, инвертированному на элементе НЕ 38 (синхросери  Стр фиг. 5), происходит переброс триггера 32. Уровень логического О, снимаемый с пр мого выхода триггера 32, запрещает прохождение следующего импуль .са через элемент И 36 и, соответственно , изменение содержимого регистра 30, а также разрешает прохождение адреса микрокоманды, наход щегос  в регистре 30, через коммутатор 28. Уровень логической 1, снимаемый с инверсного выхода триггера 32, разрешает прохождение на следующем такте импульса с синхровхода

jjj 12 через элемент И 37.

В зависимости от кодовой комбинации , присутствующей на управл ющем входе коммутатора 27, на выходе блока 1 по вл етс  адрес, поступающий или с регистра 8 команд, или с регистра 7 возврата, или с коммутатора 28. В последнем случае возможно три варианта перехода к следующему адресу:

безусловньй переход, осуществл емый по четвертому входу коммутатора 27, при этом с коммутатора 29 снимаетс  уровень логического О, которьй разрешает прохождение через

элемент ИЛИ 35 без изменени  младшего разр да адреса с коммутатора 28J

условный переход по младшему разр ду , осуществл емый также по четвертому входу коммутатора 27. Ло50 скольку в этом случае в младшем разр де адреса, поступ.ающего с коммутатора 28, находитс  логический О, то на выход элемента ИЛИ 35 по вл етс  логический уровень, соответствующий признаку условного перехода , который коммутируетс  коммутатором 29 в зависимости от кодовой ;КОмбинации на его управл ющем взводе , Таким образом происходит переход по условию по содержимому младшего разр да следующего адреса; условный переход по двум младшим разр дам, осуществл емый по третьему входу коммутатора 27. В этом случае на выходах элементов ИЛИ 33 и 34, происходит изменение содержимого двух младших разр дов адреса, в зависимости от признаков условного перехода, поступающих на вторые входы элементов ИЛИ 33 и 34 с п того выхода блока 1. По адресу, считываемому с выхода коммутатора 27, в пам ти 2 выбираетс  соответствующа  микрокоманда, котора  поступает на входы регистра 3 микрокоманд и регистры 30 и 31 адреса. Одновременно с формированием адреса следующей микрокоманды и выборкой ее из пам ти 2 в МУУ на 2-м такте происходит формирование управл ющего слова в блоке 4 и задание числа, циклов в блоке 5 циклов. Коммутатор 16 блока 4 в соответствии с кодовой комбинацией на его управл ющем входе, коммутирует на выход адреса тех зон решающего пол  АЛ, в которых на ход тс  обрабатываемые массивы данных. Коммутатор 17 блока 4 в соответствии с кодовой комбинацией на его управл ющем входе коммутирует на выход адреса слайсов (столбцов) в- обрабатьшаемых массивах данных. Эти адреса формируютс  в счетчиках 19-22, режимы работы которых определ ютс  в соответствии с кодовыми комбинаци ми, поступающими на их управл ющие входы с выходов дешифратора 18. Счетчики работают в следующих режимах: хранение, прибавление 1, вычитание 1, обнуление и параллельна  запись. Изменение содержимого счетчиков 19-22 происходит по синхросигналам, поступающим с входа 10 устройства, после выбора соответствующего режима. Сброс счетчиков 19-22 осуществл етс  в режиме пара л ьной записи числа 0. Информационные входы счетчиков 19-22 объединены и подключены к выходу сумматора 26 блока 5 циклов Благодар  этому можно вычисл ть первый адрес слайса в брабатываемом массиве (массивах) данных, напри мер адрес слайса пор дка или мантиссы. Количество счетчиков обусловлено оптимальным алгоритмом обработки дан 1 8. Так, например при выполнении ных умножени  один из счетчиков формирует слайсы множимого, другой слайсы множител , третий - слайсы произведени . Четвертый счетчик используетс  дл  специальных работ, таких как работа со скал ром и т.д. Увеличение числа счетчиков приводит к излишним аппаратурным затратам , уменьшение делает алгоритмы обработки громоздкими, а в некоторых случа х даже невыполнимыми. Кроме адресов зон и слайсов, к регистру 6 управл ющего слова подвод тс  кодовые комбинации, управл ющие работой обрабатывающих элементов в решающем поле АЛ. Эти .кодовые комбинации поступают с выхода операционного пол  регистра 3 микрокоманд . На втором такте работы МУУ можно также произвести запись вычисленного в сумматоре 26 числа циклов в счетчики 24 и 25 циклов, работа которых осуществл етс  в соответствии с , управл ющими сигналами, поступающими с выходов дешифратора 23. Счетчюки 24 и 25 работают в следующих режимах: хранение,вычитание 1, параллельна  запись. Изменение содержимого счетчиков 24 и 25 происходит по синхросигн.алам, поступающим с входа 10 устройства. Число, которое записываетс  в тот или иной счетчик, всегда на единицу меньше требуемого количества циклов. При этом в старший разр д записываетс  ноль. После прохождени  очередного цикла из счетчика вычитаетс  единица. Поскольку цикле, как правило, участвует не менее двух микрокоманд, то на первой микрокоманде производитс  уменьшение содержимого счетчика на единицу, а на второй - анализ содержимого старшего разр да счетчика с условным переходом. Циклы повтор ютс  до тех пор, пока со старшего разр да счетчика при анализе условного перехода по нему считываетс  ноль. Как только содержимое счетчика обнул етс  , что не влечет выхода из цикла, а затем еще раз вычитаетс  единица, в старшем разр де счетчика по вл    единица (признак переполнени ), по которой и происходит выход из цикла. Количество счетчиков обусловлено тем, что в алгоритмах обработки часто встречаетс  протекание одного цикла в другом. На 3-м такте по переднему фронт импульса на синхровходе 13 управл ю щее слово записываетс  в регистр 6 и подаетс  в решак цее поле АЛ. Кром того, в регистр 3 записываетс  нова  микрокоманда, а в один из регистров 30 и 31 - адрес следующей микрокоманды. Наличие регистра 7 в МУУ позвол ет запоминать в нем адрес возврат в случае перехода на подпрограмму. Запись адреса в регистр 7 происходи по переднему фронту импульса, поступающему с синхровхода 11. Последней микрокомандой в микропрограмме  вл етс  микрокоманда Е, по которой с выхода признака оконча ни  микропрограммы регистра 3 в генератор импульсов по шине 1А направл етс  сигнал о запрете синхросигналов по синхровходам 10-13. Одновременно микрокоманда Е  вл етс  первой микрокомандой в каждой микропрограмме, и по ней происходит предварительна  настройка решаницего пол  АЛ. Наличие двух регистров 30 и 31 и соответствующей схемы переключени  на триггере 32 позвол ет в пред лагаемом устройстве проводить запис в регистры 3, 30 или 31 считываемой из пам ти 2 достоверной информации по одному и тому же импульсу. Достоверность записываемой информации обеспечиваетс  тем, что адрес, по которому она расположена в пам ти 2 и который записан в одном из регистров, не измен етс  в течение времени записи этой информации в регистры 3, 30 или 31. Прин тие та888 кого решени  обусловлено тем, что современные интегральные схемы, на которых построены МУУ, не нормируютс  по минимальному времени переключени . И в случае наличи  одного регистра адреса (допустим регистра 30) не исключена возможность записи в регистры 3 и 30 по переднему фроиту импульса инфо тации, хран щейс  в пам ти 2, по виовь записанному адресу в регистр 30. В предлагаемом устройстве конвейер обеспечиваетс  введением регистра 6 управл ющего слова, блока 4 формировани  управл ющего слова, двух регистров 30 и 31 адреса со схемой переключени  на триггере 32 и блока 5 циклов.. Причем введение блока 4 приводит к значительному сокращению объема пам ти 2 микрокоманд ввиду того, что адреса обращени  к решающему полю АЛ хран тс  не в пам ти 2, а формируютс  в блоке 4. Это позвол ет сделать соизмеримыми такты решающего пол  АП и МУУ. Кроме того, обращение к очередным разр дным слайсам в решающем поле происходит по измен емому содержимому счетчиков слайсов, т.е. на это не надо тратить в цикле лишней микрокоманды. Таким образом, за счет конвейерной организации предлагаемого устройства в АП в течениеодного такта происходит обработка слайса (слайсов) данных в решающем поле, формирование следзпощего управл ющего слова, формирование адреса следующей микрокоманды и выборка по нему из пам ти 2 соответствующей микрокоманды, работа счетчиков циклов .

1

1200288

Claims (3)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок формирования адреса, память микрокоманд, выход микрокоманды которой подключен к информационному входу регистра микрокоманд, отличающееся тем, что, с целью повышения быстродействия, оно содержит блок формирования управляющего слова, блок задания числа циклов, регистр управляющего слова,, регистр возврата и регистр команд, выход кода операции которого подключен к первому входу блока формирования адреса, а адресный выход - к первому входу блока формирования управляющего слова, второй и третий входы которого подключены соответственно к выходу первого управляющего поля регистра микрокоманд и первому выходу блока задания числа циклов, первый и второй входы кото- рого подключены соответственно к первому синхровходу устройства и выходу второго управляющего поля регистра микрокоманд, выходы' третьего управляющего поля и адреса возврата которого подключены соответственно к второму входу блока формирования адреса и информационному входу регистра возврата, синхровход которого соединен с вторым синхровходом устройства, выход регистра . возврата подключен к третьему входу блока формирования адреса, четвертый и пятый входы и выход которого соединены соответственно с адресным выходом памяти микрокоманд, вторым выходом блока задания числа циклов и с адресным входом памяти микро- ’ команд, третий синхровход устройства соединен с шестым входом блока формирования адреса и синхровходом регистра микрокоманд, выход признака окончания микропрограммы которого подключен к первому управляющему выходу устройства, вход команды устройства соединен с входом регистра команды, первый синхровход устройства соединен с четвертым входом блока формирования управляющего слова, выход которого и выход операционного поля регистра микрокоманд объединены и подключены к информационному входу регистра управляющего слова, синхровход и выход которого соединены соответственно с четвертым синхровходом устройства и вторым управляющим выходом устройства, причем блок формирования управляющего слова содержит два коммутатора, дешифратор и четыре счетчика, информационные и синхровходы

SU „1200288 которых подключены соответственно к третьему и четвертому входам блока входы задания режимов четырех счетчиков подключены соответственно к первой, второй, третьей и четвертой группам выходов дешифратора, вход которого и управляющие входы первого и второго коммутаторов объедине^ны и подключены к второму входу блока формирования управляющего слова, выходы четырех счетчиков подключены к соответствующим информационным входам второго коммутатора, первый вход блока подключен к информационному Входу первого коммутатора, выход которого объединен с выходом второго коммутатора и подключен к выходу блока формирования управляющего слова.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок задания числа циклов содержит дешифратор, два счетчика й сумматор, выход которого подключен к первому выходу блока и к информационным входам первого и второго счетчиков, выходы старших разрядов которых объединены и подключены к второму выходу блока, а входы задания режимов - к первой и второй группам выходов дешифратора, вход которого и вход задания режимов сумматора подключены к первому входу блока, входа первого . и второго операндов сумматора соединены соответственно с информационными входами устройства.

3. Устройство по п. 1, о т л ич аю ще е с я тем, что блок формирования адреса содержит три коммутатора, два регистра адреса, триггер, три элемента ИЛИ, два элемента И и элемент НЕ, причем управляющие входа первого и второго коммутаторов объединены и подключены к второму входу блока, первый и тре тий входы которого соответственно подключены к первому и второму информационным входам первого коммутатора, третий и четвертый информацион' ные входа первого коммутатора объет динены и подключены к выходу второго коммутатора, выхода младших двух разрядов второго коммутатора подключены к первым входам первого и второго элементов ИЛИ, выходы которых подключены к входам младших разрядов третьего входа первого коммутатора, младший разряд четвертого входа первого коммутатора соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходом младшего разряда второго коммутатора, выход первого коммутатора является выходом блока, третий коммутатор управляющим входом соединен с первым входом первого элемента И и подключен к прямому выходу триггера , первый и второй информационные входа второго коммутатора подключен соответственно к выходам первого и второго регистров адреса, информационные входы которых объединены и подключены к четвертому входу блока, синхровходы регистров адреса подключены соответственно к выходам первого и второго элементов И, вторые входы которых соединены с входом элемента НЕ и подключены к шестому входу блока, выход элемента НЕ соединен с входом триггера, инверсный выход которого подключен к первому входу второго элемента И, вторые входа первого и второго элементов ИЛИ соединены с соответствующими информационными входами третьего коммутатора и подключены к пятому входу блока, выход третьего коммутатора соединен с вторым входом третьего элемента ИЛИ.