SU959078A1 - Микропрограммное устройство управлени - Google Patents

Description

(54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

12

Изобретение относитр  к области вычислительной техники и может быть, использовано в ассоциативных процессорах , поэвол кадих осуществл ть параллельную обработку больших массивов данных.

Известно микропрограммное устрой-; ство управлени , содержащее блок пам ти, генератор тактовых импульсов , регистр адреса, регистр микрокоманды , дешифратор, логические элементы tilНедостатком устройства  вл етс  то, что дл  анализа условий, определ ккцих направление переходов при выполнении микропрограмм, затрачиваетс  большое количество разр дов микрокоманд . Кроме того, устройство отличаетс  малым быстродействием и применение его в ассоциативных процессорах малоэффективно.

Наиболее близким к предлагаемому  вл етс  микропрограммное устройство управлени ,.содержащее блок пам ти с дешифратором, регистр адреса и регистр микрокоманд, блок формировани  адреса и блок формировани  адреса условного перехода, включающий в себ  регистр признака устройства , элемент ИЛИ и дешифратор

условий, входные шины адреса микрокоманд и сигналов, анализируемых условий и выходную шину микрокоманд 2,

Недостатком устройства  вл етс  низкое быстродействие, вызванное необходимостью прохождени  адреса следующей микрокоманды через блок формировани  адреса регистр адреса, пам ть микрокоманд и дешифратора

to микрокоманд, причем в регистр адреса запишетс  достоверный адрес лишь только после анализа услови  перехода в дешифраторе условий. Таким образо , следующий такт вычислитель15 ного устройства должен быть начат после всех этих задержек.

Цель изобретени  - повышение быстродействи  устройства микропрограммного управлени .

20

Цель достигаетс  тем, что микропрограммное устройство управлени , содержащее блок пам ти микрокоманд, nepBbdl регистр Управл ющих команд, выходы разр дов адреса, кроме

25 последнего, первой группы которого подключены к информационным входам первой группы первого коммутатора адреса соответственно, первый элемент ИЛИ, дополнительно содержит

30 второй регистр управл ющих команд.

второй коммутатор адреса, второй элемент ИЛИ, блок пам ти управл к ци команд, триггер условного перехода счетчик циклов, группу элементов НЕ и элемент И-НЕ, причем выход второг когФ1утатора соединен с адресным входом блока пам ти управл ющие команд выход которого соединен с и нформационными входами первого и-второго регистров управл ющих команд, к управл инцим входам которых подключены и второй входы синхроимпуль;сов устройства ооответственно, выхоДы последних разр дов адреса первых групп первого и второго регистров управл ющих команд подключены к первым входам первого и второго элементов ИЛИ соответственно, вторые входы которых соединены с выходом триггера условного перехода, информационный вход которого соединен с входом признака условного перехода устройства, а управлшогаий вход - с третьим входом: синхроимпульса, устройства , выходы разр дов адреса, кроме пос едаего, первой группы второго регистра управл ющих команд подключены к информационным входам второй,группы первого коммутатора соответственно, первые и второй уп равл5шшше входы которого соединены с первым и вторым управл в дими входами второго комнутатора и  вл ютс  четвертым и п тым входами сннхроилйхульсов устройства соответственно выход первого коммутатора подключен к а.цресно(й входу блока пам ти шикрокоманд , выход которого  вл емс  информационньа выходом устройства, а выход мпздаоего разр да соединен со счетным входом счетчика 1щклог, информационный вход которого подключен к ахсзду числа циклов устройства , а выход - к входам элемемт тов НЕ груп1ш, выхода которых соединены с входами элемента , вы ход которого подключен к управл ю тему выходу устройства, аыхсщы разр дов адресов вторых групп первого и второго регистров управл юке х команд подключены к первому и второму инфор шщюнным входам второго коммутатора, третий информацшэнный вход которого подключен к входу адреса устройства, а третий управл ющий вход - к входу пуска устройст а .

На чертеже представлена структурна  схема микропрограммного устройства управлени .

Устройство содержит блок 1 пам ти управл ющих комавд, регистры 2, 3 управл ющих команд разр дности (к + п)блок 4 формировани  адреса условного перехода, содержащий элементы ИЛИ 5, б и триггер 7 условйого перехода, коммутатор 8 адреса, содержащий две группы элементов И 9

10 и группу элементов ИЛИ-НЕ 11, коммутатор 12-адреса, содержащий тр группы элементов И 13, 14, 15 и групу элементов ИЛИ-НЕ 16, блок 17 пам ти микрокоманд, группу элементов , блок 18 подсчета числа.циклов, счетчик 19 циклов, группу элементов НЕ20, элемент И-НЕ 21, вход 22 адреса устройства, вход 23 признака условного перехода, вход 24 числа циклов, информационный выход 25 устройства , управл ющий выход 26 устройства , вход 27 пуска устройства, входы 28 - 32 синхроимпульсов устройства .

Фуйкциснирование устройства происходит следук цим образом.

Информаци i записываема  в тот или иной регистр 2, 3 управл ющих команд, состоит из двух частей. Перва  К-разр дна  часть регистров представл ет собой .адрес соответствующей микрокоманды 3 блоке 17 пам ти микрокоманд. Втора  п-разр дна  часть регистров предоставл ет собой адрес следующей управл ющей команды . Причем, в блоке 1 пам ти управл ющих команд адрес следукадей управЛ5иощей команды записан в инверсном коде, но после прохождени  коммутатора 12 он инвертируетс  и уже в прмом коде поступает на адресные входы блока 1 пам ти управл ющих команд . Дл  .выполнени  той или иной команды в блоке 1 в соответствии с адресом - командой, поступакадей.по входу 22, выбираетс  определенный список управл ющих команд адресовК Этому списку управл ющих команд поставлен в соответствие определенный набор микрокоманд в блоке 17, необходимый дл  выполнени  конкретной команды либо над двум  одноименными разр дными слайсами двух массивов либо над одним разр дным слайсом одного массива. Причем, во второй п-разр дной части последней управл кадей команды любого списка управл шнх команд указан адрес первой управл ш ей команды данного списка.

подобна  организаци  списков управл ющих команд позвол ет использовать каждый из них столько раз, сколько разр дных слайсов содержит обрабат{:зваемые массивы. Команда о выполнении той или иной операции (сложение, вычитание, поиск и т.д.7 поступает в виде адреса пам ти управ л  кадих команд по входу 22 одновременно с подачей синхросигнала по входу 27. Одновременно этот сигнал поступает в блок формировани  импульсов (не показан ) и разрешает по вление синхросигналов на входах 30, 31, которые разнесены во времени . Выбранна  из блока 1 инфорМсщи  подводитс  одновременно к двум регистрам 2, 3 управл ющих команд , но она запишетс  в тот регистр , на синхронизирующий вход которого первым поступит импульс записи по входам 30, либо 31. Длительность синхроимпульса по входу 27 выдержана, таким образом, чтобы осуществить запись в один из регистров 2, 3 управл кицих команд. По вление синхроимпульса по входу 30 и 31 разрешает по вление синхросигналов соответственно на входах 29 или 28,

Допустим, что первым пришел импульс записи по входу 30 синхросигналов , который разреишл запись первой выбранной управл ющей команды в регистр 3 управл ющих команд, п-разр дна  информаци  об адресе еледующей управл ющей команды со второй части этого регистра поступает на соответствующие входа коммутатора 12. Сигнал записи на входе 30 формирует синхросигнал на входе 29, который разрешает прохождение р дной информации через коммутатор 1 к адресным входам блока 1. ПЬсле чего осуществл етс  выбор следук цей управл ющей команды с целью записи ее в регистр 2 управл ющих команд. Одновременно этот синхросигнал на входе 29 разрешает прохождение ком К-разр дной информации первой.части регистра 3 управл ющих команд через коммутатор 8 к адресным входам блока 17. После чего на выходе 25 по витс  соответствующа  микрокбмакнда. С этого NKJMeHTa в соответствии с тактовым импульсом начинаетс  выполнение данной микрокоманды в ассоциативном процессоре. Одновременно этот тактовый сигнал по входу 32 поступает на синхрс низирующий вход триггера 7. Длительность тактового . импульса обусловлена временем выполнени  наиболее длительной мнкрокрмбънды в ассоциативном процессоре и не превышает 150-200 не. К моменту окончани  выполнени  текущей микрокоманды , а следовательно, и окончани  тактового икшульса осуществл етс  запись управл ющей команды в регистр 2 по сигналу записи по входу 31, который, в свою очередь, формирует синхросигнал на входе 28. Теперь уже этрт синхросигнал разрешает прохождение и-разр дной информации регистра 2 через ко№лутатор 12 к адресным входам блока 1, а также К-разр дной информации через коммутатор 8 к адресным входам блока 17 и.т.д. По вление одного синхросигнала на входе 28 и окончание другого на входе 29, а также по вление одного синхросигнала на входе 29 и окончание другого на входе 28 совпадает по времени с окончанием импульса на входе 32.

Отрицательным фронтом импульса, приход щего по входу 32, триггер 7 взводитс  в единичное или нулевое состо ние в зависимости от того, какой уровень приходит по входу 23.

Дл  тех команд, которые требуют условный переход, этот уровень формируетс  после окончани  выполне- ни  микрокоманды в ассоциативном процессоре. По входу 23 приходит

0 единичный сигнал только в том случае , если необходимо совершить условный переход. Условный переход от одной микрокоманды к другой осуществл етс  изменением содержимого

5 мпадшего К-го разр да первой части регистров 2, 3. Это изменение осуществл етс  с помсадью Элементов ИЛИ 5 или 6. В младшем К-ом разр де адреса микрокоманды. Который может

0 быть.изменен, записано нулевое значение . Это значение может быть изменено в случае, если с триггера 7 придет признак условного перехода, соответствующий уровню, логичесной

5 единицы. Следовательно, на адресные входы блока 17 поступит адрес, отличный на единицу от адреса, кото1№зй запИсан в первой к-разр дной части регистров 2 или 3.

30

После вьадачи набора микрокоманд

из блока 17,,необходимого дл  обрабртки одного разр дного слайса массива или двух одноимённых разр дных слайсов двух массивов, с млад- ;

шего разр да последней микрокоманды I данного набора микрокоманд поступа-; ет сигнал на счетный вход счетчи- i ка 19. Этот сигнал осуществл ет уменьшение содержимого счетчика 19

на единицу. Информаци  о количестве циклов, необходимых дл  выполнени  операции над Массивами данных, равна разр дн хсти массивов и заноситс  в счетчик 19 перед началом выполнени  операции по входу 24. Занесение этой инфОЕ 1ащ и совпадает во времени с подачей сигнала запуска по входу 27. Выходы счетчика 19 через группу элементов НЕ 20

подключены ко входам элемента И-НЕ 21 Когда содержимое счетчика 19 полностьЮ обнулитс , на всех входах элемента И-НЕ 21 присутствуют уровни логической единицы. Это вызыва-

ет по вление сигнала логического

55

Claims (2)

1. нул  на выходе 26, который запрещает по вление синхросигналов на входах 27-32.и означает конец выполнени  команды. Таким образом, работа микропрограммного устройства управ60 лени  начинаетс  с поступлени  сигнала запуска по входу 27, который разрешает последовательную вьщачу из блока формировани  импульсов синхросигналов 31, 28, 32, 30, 29 и оканчиваетс  выдачей сигнала в блок фор- мировани  импульсов по выходу 26, который запрещает прохождение синхросигналов на указанных шинах до по  влени  очередного сигнала запуска по входу 27. Присутствие в предлагаемом устройстве двух блоков 1, 17 обусловлено тем, что одна и та же микрокоманда может использоватьс  дл  выполнени  разных команд. Поэто му в блоке 17 записаны .все разнообразные неповтор ющиес  микрокоманды , а«в блоке 1 в разных списках управл кхцих команд адрес одной и той же микрокоманды может повтор ть с . Учитыва  то, что поле ми.крокоманд достигает: 40 бит и более, такое разбиение пам ти позволило значительно сократить объем пам ти, так как в противном случае в одной пам ти фигурировал бы большой набор повтор кхцихо  микрокоманд. Формула изобретени  Микропрограммное устройство упра лени  , содержащее блок пам ти микро команд, первый регистр управл ющих , выходы разр дов адреса, кро ме последнего, первой группы которого подключены к информационным вхол дам первой группы первого коммутато ра адреса соответственно, первый элемент ИЛИ, отличающеес   тем, что, с целью повышени  быстродействи , оно содержит второй .регистр управл ющих команд, второй -коммутатор адреса, второй элемент HJ блок пам ти управл ющих команд, триггер условного перехода, счетчик циклов, группу элементов НЕ и И-НЕ, .причем вьосод второзго ком мутатора соединен с адресным входом блока пам ти управл ющих команд касод которого соединен с информационными входами первого и второго регистров управл ющих команд, к управл ющим входам которых подключены второй и первьЕй входы синхроимпульсов устройства соответственно, выходы последних разр дов адреса перВ1ЛХ групп первого и второго регистров управл ющих команд подключены к первым входам первого и второго элементов ИЛИ соответственно, вторые входы которых соединены с выходом триггера условного перехода, информационный вход которого соединен с входом признака условного перехода устройства, а управл ющий вход с третьим входом синхроимпульса устройства, выходы разр дов адреса, кроме последнего, первой группы второго регистра управл квдих подключены к информационным входам второй группы первого коммутатора соответственно, первый и второй управл ющие входы которого соединены с первым и вторым управл кидими входами второго коммутатора и  вл ютс  четвертьвл и п тым входами синхроимпульсов устройства соответственно, выход первого коммутатора подключен к адресному входу.блока пам ти микрокоманду выход которого  вл етс  информационным выходом устройства, а выход младшего разр да соединен со счетным входом счетчика циклов, информационный вход которого подключен к входу числа циклов устройства , а выход - к входам элементов НЕ группы, выходы которых соединены с входами элемента И-НЕ, выход которого подключен к управл ющему выходу устройства, выходы разр дов адресов вторых групп первого и второго регистров управл ющих команд подключены к первому и второму информационным входам второго коммутатора , третий информационный вход котррого подключен к входу адреса устройства, а третий управл ющий вход - к входу пуска устройства. Источники информации, прин тые во внимание при экспертизе 1. Хасоон С. Микропрограммное управление . М., .Мир, 1974.
2. 2. Авторское свидетельство СССР 746517, кл. G 06 Р 9/22,1978 (прототип ) .