RU1803912C

RU1803912C - Суммирующее устройство

Info

Publication number: RU1803912C
Application number: SU914922072A
Authority: RU
Inventors: Шейх-Магомед Абдуллаевич Исмаилов; Олег Григорьевич Кокаев; Эдгар Нариманович Курбанов; Иса Алигаджиевич Магомедов
Original assignee: Дагестанский Политехнический Институт
Priority date: 1991-02-07
Filing date: 1991-02-07
Publication date: 1993-03-23

Description

Изобретение относитс к вычислительной технике и может быть использовано в устройствах обработки цифровой информации .

Целью изобретени вл етс расширение функциональных возможностей суммирующего устройства за счет возможности определени количества единиц в двоичном коде.

На фиг. 1 представлена структурна схема суммирующего устройства; на фиг. 2 - прошивка запоминающих блоков дл случа суммировани п ти слагаемых.

Устройство содержит посто нный запоминающий блок 1, ассоциативный запоминающий блок 2, группу элементов И 3, элемент И 4, группы элементов И 5 и 6, группы элементов 7 и 8 задержки, группу регистров 13, группу элементов И 14, группу элементов ИЛИ 15.

На фиг. 1 также указаны информационные входы 9 устройства, выход 10 устройства , шины 11, 12 и 16 синхронизации, шина 17 управлени .

Устройство имеет два режима работы: суммирование и определение количества единиц в двоичном коде.

В режиме суммировани устройство работает следующим образом.

На информационные входы 9 одновременно подаютс одноименные разр ды К слагаемых, которые в течение тактового импульса , подаваемого по шине 11, определ ют адрес слова, считываемого из блока 1. Считанное из блока 1 слово само вл етс частью признака, подаваемого на признаковые входы блока 2, причем все разр ды, кроме младшего, задерживаютс на один такт элементами 7 задержки, работа которых разрешена сигналом на шине 17 управлени . Остальной частью признака вл ютс все, кроме старшего, разр ды, считываемые из блока 2 и задержанные на один такт.

Сформированный признак дополнительно синхронизируетс на элементах И 4-6 путем подачи сигнала по шине 12, передний фронт которого начинаетс позже, а задний раньше тактового импульса, подаваемого по шине 11.

В том же такте, в котором был подан разр дный срез слагаемых, на выходе 10 блока 2 по вл етс одноименный выходной разр д. Таким образом, на выходе получаетс результат суммировани в последовательном коде, причем количество тактов, за которое вычисл етс сумма, равно

+ log2K,

где т- количество затрачиваемых тактов; q - разр дность слагаемых; К - количество слагаемых. В режиме определени количества еди- 5 ниц в двоичном коде устройство работает следующим образом.

В исходном состо нии регистры 13 обнулены .

На информационные входы 9 устройства одновременно подаютс К разр дов двоичного кода, которые в течение тактового импульса, подаваемого по шине 11 определ ют адрес слова, считываемого из блока 1 и вл ющегос двоичным представлением

5 количества единиц в вышеупом нутых К разр дах двоичного кода. Считанное из блока 1 слово в том же такте через сдвиговые входы записываетс в регистры 13, работа которых в режиме сдвига определ етс уп0 равл ющим сигналом на шине 17, который также запрещает работу элементов 7 задержки ,

В каждом последующем такте на информационные входы 9 устройства под5 аютс очередные К разр дов двоичного кода, причем всего таких групп по К разр дов должно быть не более К, т.е. разр дность двоичного кода не должна превышать К2.

0После подачи на информационные входы 9 устройства последних К разр дов двоичного кода и записи слова, считанного из блока 1, в регистры 13 по сдвиговым входам на шину 17 подаетс сигнал, разрешающий

5 работу элементов 7 задержки и перевод щий регистры 13 в режим параллельной загрузки .

Дальнейша работа устройства заключаетс в суммировании двоичных кодов,

0 разр дные срезы которых наход тс в регистрах 13. Дл этого прекращаетс подача тактовых импульсов на шину 11 и начинаетс их подача на шину 16. В каждом такте разр дный срез из предыдущего регистра

5 13 записываетс в последующий.

Работа остальных элементов и блоков устройства аналогична их работе в режиме суммировани .

0п

Таким образом, через -гЛ. тактов и в

течение следующих 1одг(п + 1) тактов, где п - разр дность двоичного кода; К- количество слагаемых; а - ближайшее целое число 5 не меньше числа а; на выходе 10 устройства в последовательном коде, начина с.младших разр дов получаетс результат подсчета количества единиц в двоичном коде.

Общее количество затрачиваемых тактов равно

}Ј + 1од2/п + 1Х.

Таким образом, предлагаемое устройство , кроме основной своей функции - суммировани , позвол ет также определ ть количество единиц в двоичном коде, что значительно расшир ет область применени устройства.

Claims

Формула изобретени

Суммирующее устройство, содержащее посто нный запоминающий блок, ассоциативный запоминающий блок, первую и вторую группы элементов задержки, первую, вторую и третью группы элементов И и элемент И, причем первый разр дный выход ассоциативного запоминающего блока вл етс выходом суммы устройства, остальные разр дные выходы ассоциативного запоминающего блока через соответствующие элементы задержки первой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к первой шине синхронизации устройства, а выходы - к соответствующим входам опроса первой группы ассоциативного запоминающего блока, первые входы элементов И второй группы соединены соответственно с входами слагаемых устройства, а вторые входы - с второй шиной синхронизации устройства, первый разр дный выход посто нного запоминающего блока соединен с первым входом элемента И, второй вход которого подключен к первой шине синхронизации устройства, а выход соединен с входом опроса второй группы ассоциативного запоминающего

блока, остальные разр дные выходы посто нного запоминающего блока через соответствующие элементы задержки второй группы соединены с первыми входами элементов И третьей группы, вторые входы которых подключены к первой шине синхронизации устройства, выходы элементов И третьей группы соединены с соответствующими входами опроса третьей группы

ассоциативного запоминающего блока, о т- личающеес тем, что, с целью расширени функциональных возможностей путем определени количества единиц в двоичном коде, суммирующее устройство

содержит также группу регистров, четвертую группу элементов И, группу элементов ИЛИ, причем входы управлени режимами работы регистров объединены с входами разрешени работы элементов задержки

второй группы и соединены с шиной управлени устройства, сдвиговые входы регистров подключены к выходам посто нного запоминающего блока, на параллельные информационные входы первого регистра

подана нулева кодова комбинаци , параллельные информационные входы каждого последующего регистра подключены к соответствующим выходам предыдущего регистра, а выходы последнего регистра соединены с первыми входами элементов И четвертой группы, вторые входы которых соединены с третьей шиной синхронизации устройства, а выходы элементов И четвертой группы соединены с первыми входами

соответствующих элементов ИЛИ группы, вторые входы которых подключены к выходам элементов И второй группы, а выходы элементов ИЛИ группы подключены к адресным входам посто нного запоминающего блока.