RU1803912C - Суммирующее устройство - Google Patents
Суммирующее устройствоInfo
- Publication number
- RU1803912C RU1803912C SU914922072A SU4922072A RU1803912C RU 1803912 C RU1803912 C RU 1803912C SU 914922072 A SU914922072 A SU 914922072A SU 4922072 A SU4922072 A SU 4922072A RU 1803912 C RU1803912 C RU 1803912C
- Authority
- RU
- Russia
- Prior art keywords
- group
- inputs
- elements
- outputs
- storage unit
- Prior art date
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
Изобретение относитс к вычислительной технике и может быть использовано в устройствах обработки цифровой информации .
Целью изобретени вл етс расширение функциональных возможностей суммирующего устройства за счет возможности определени количества единиц в двоичном коде.
На фиг. 1 представлена структурна схема суммирующего устройства; на фиг. 2 - прошивка запоминающих блоков дл случа суммировани п ти слагаемых.
Устройство содержит посто нный запоминающий блок 1, ассоциативный запоминающий блок 2, группу элементов И 3, элемент И 4, группы элементов И 5 и 6, группы элементов 7 и 8 задержки, группу регистров 13, группу элементов И 14, группу элементов ИЛИ 15.
На фиг. 1 также указаны информационные входы 9 устройства, выход 10 устройства , шины 11, 12 и 16 синхронизации, шина 17 управлени .
Устройство имеет два режима работы: суммирование и определение количества единиц в двоичном коде.
В режиме суммировани устройство работает следующим образом.
На информационные входы 9 одновременно подаютс одноименные разр ды К слагаемых, которые в течение тактового импульса , подаваемого по шине 11, определ ют адрес слова, считываемого из блока 1. Считанное из блока 1 слово само вл етс частью признака, подаваемого на признаковые входы блока 2, причем все разр ды, кроме младшего, задерживаютс на один такт элементами 7 задержки, работа которых разрешена сигналом на шине 17 управлени . Остальной частью признака вл ютс все, кроме старшего, разр ды, считываемые из блока 2 и задержанные на один такт.
Сформированный признак дополнительно синхронизируетс на элементах И 4-6 путем подачи сигнала по шине 12, передний фронт которого начинаетс позже, а задний раньше тактового импульса, подаваемого по шине 11.
В том же такте, в котором был подан разр дный срез слагаемых, на выходе 10 блока 2 по вл етс одноименный выходной разр д. Таким образом, на выходе получаетс результат суммировани в последовательном коде, причем количество тактов, за которое вычисл етс сумма, равно
+ log2K,
где т- количество затрачиваемых тактов; q - разр дность слагаемых; К - количество слагаемых. В режиме определени количества еди- 5 ниц в двоичном коде устройство работает следующим образом.
В исходном состо нии регистры 13 обнулены .
На информационные входы 9 устройства одновременно подаютс К разр дов двоичного кода, которые в течение тактового импульса, подаваемого по шине 11 определ ют адрес слова, считываемого из блока 1 и вл ющегос двоичным представлением
5 количества единиц в вышеупом нутых К разр дах двоичного кода. Считанное из блока 1 слово в том же такте через сдвиговые входы записываетс в регистры 13, работа которых в режиме сдвига определ етс уп0 равл ющим сигналом на шине 17, который также запрещает работу элементов 7 задержки ,
В каждом последующем такте на информационные входы 9 устройства под5 аютс очередные К разр дов двоичного кода, причем всего таких групп по К разр дов должно быть не более К, т.е. разр дность двоичного кода не должна превышать К2.
0После подачи на информационные входы 9 устройства последних К разр дов двоичного кода и записи слова, считанного из блока 1, в регистры 13 по сдвиговым входам на шину 17 подаетс сигнал, разрешающий
5 работу элементов 7 задержки и перевод щий регистры 13 в режим параллельной загрузки .
Дальнейша работа устройства заключаетс в суммировании двоичных кодов,
0 разр дные срезы которых наход тс в регистрах 13. Дл этого прекращаетс подача тактовых импульсов на шину 11 и начинаетс их подача на шину 16. В каждом такте разр дный срез из предыдущего регистра
5 13 записываетс в последующий.
Работа остальных элементов и блоков устройства аналогична их работе в режиме суммировани .
0п
Таким образом, через -гЛ. тактов и в
течение следующих 1одг(п + 1) тактов, где п - разр дность двоичного кода; К- количество слагаемых; а - ближайшее целое число 5 не меньше числа а; на выходе 10 устройства в последовательном коде, начина с.младших разр дов получаетс результат подсчета количества единиц в двоичном коде.
Общее количество затрачиваемых тактов равно
}Ј + 1од2/п + 1Х.
Таким образом, предлагаемое устройство , кроме основной своей функции - суммировани , позвол ет также определ ть количество единиц в двоичном коде, что значительно расшир ет область применени устройства.
Claims (1)
- Формула изобретениСуммирующее устройство, содержащее посто нный запоминающий блок, ассоциативный запоминающий блок, первую и вторую группы элементов задержки, первую, вторую и третью группы элементов И и элемент И, причем первый разр дный выход ассоциативного запоминающего блока вл етс выходом суммы устройства, остальные разр дные выходы ассоциативного запоминающего блока через соответствующие элементы задержки первой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к первой шине синхронизации устройства, а выходы - к соответствующим входам опроса первой группы ассоциативного запоминающего блока, первые входы элементов И второй группы соединены соответственно с входами слагаемых устройства, а вторые входы - с второй шиной синхронизации устройства, первый разр дный выход посто нного запоминающего блока соединен с первым входом элемента И, второй вход которого подключен к первой шине синхронизации устройства, а выход соединен с входом опроса второй группы ассоциативного запоминающегоблока, остальные разр дные выходы посто нного запоминающего блока через соответствующие элементы задержки второй группы соединены с первыми входами элементов И третьей группы, вторые входы которых подключены к первой шине синхронизации устройства, выходы элементов И третьей группы соединены с соответствующими входами опроса третьей группыассоциативного запоминающего блока, о т- личающеес тем, что, с целью расширени функциональных возможностей путем определени количества единиц в двоичном коде, суммирующее устройствосодержит также группу регистров, четвертую группу элементов И, группу элементов ИЛИ, причем входы управлени режимами работы регистров объединены с входами разрешени работы элементов задержкивторой группы и соединены с шиной управлени устройства, сдвиговые входы регистров подключены к выходам посто нного запоминающего блока, на параллельные информационные входы первого регистраподана нулева кодова комбинаци , параллельные информационные входы каждого последующего регистра подключены к соответствующим выходам предыдущего регистра, а выходы последнего регистра соединены с первыми входами элементов И четвертой группы, вторые входы которых соединены с третьей шиной синхронизации устройства, а выходы элементов И четвертой группы соединены с первыми входамисоответствующих элементов ИЛИ группы, вторые входы которых подключены к выходам элементов И второй группы, а выходы элементов ИЛИ группы подключены к адресным входам посто нного запоминающего блока.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914922072A RU1803912C (ru) | 1991-02-07 | 1991-02-07 | Суммирующее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU914922072A RU1803912C (ru) | 1991-02-07 | 1991-02-07 | Суммирующее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1803912C true RU1803912C (ru) | 1993-03-23 |
Family
ID=21566702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU914922072A RU1803912C (ru) | 1991-02-07 | 1991-02-07 | Суммирующее устройство |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1803912C (ru) |
-
1991
- 1991-02-07 RU SU914922072A patent/RU1803912C/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4809161A (en) | Data storage device | |
US6452864B1 (en) | Interleaved memory device for sequential access synchronous reading with simplified address counters | |
RU1803912C (ru) | Суммирующее устройство | |
RU1807479C (ru) | Суммирующее устройство | |
US6744833B1 (en) | Data resynchronization between modules sharing a common clock | |
JPS5821458B2 (ja) | フレ−ム同期回路 | |
SU1695321A1 (ru) | Цифровой функциональный преобразователь | |
SU1647591A1 (ru) | Устройство дл обращени матриц | |
SU1649531A1 (ru) | Устройство поиска числа | |
RU1791812C (ru) | Устройство дл сортировки чисел | |
SU1037258A1 (ru) | Устройство дл определени количества единиц в двоичном коде | |
JPS6376610A (ja) | 遅延回路 | |
JPS6030026B2 (ja) | スキユー補正回路 | |
SU1494015A1 (ru) | Устройство дл перебора сочетаний | |
SU1709303A1 (ru) | Функциональный преобразователь | |
JP2589884B2 (ja) | ビットサーチ回路 | |
SU1587500A1 (ru) | Функциональный преобразователь | |
RU1793450C (ru) | Устройство дл селекции элементов контура изображений объектов | |
SU1656567A1 (ru) | Устройство дл распознавани образов | |
SU1444769A1 (ru) | Многоканальное устройство дл распределени задачи процессорам | |
RU1820394C (ru) | Устройство дл перебора перестановок | |
JP2592533B2 (ja) | Ss受信機のpn符号初期同期装置 | |
RU1807562C (ru) | Дешифратор врем импульсных кодов | |
SU959078A1 (ru) | Микропрограммное устройство управлени | |
SU1753475A1 (ru) | Устройство дл контрол цифровых устройств |