SU1587500A1 - Функциональный преобразователь - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в ЭВМ в качестве сопропроцессора дл  вычислени  произвольных функций или как самосто тельное устройство в системах цифрового автоматического управлени . Целью изобретени   вл етс  расширение функциональных возможностей преобразовател  за счет дополнительного вычислени  обратной функции. Функциональный преобразователь содержит регистр аргумента, информационным входом которого  вл етс  информационный вход преобразовател , а синхронизирующим входом - вход запуска преобразовател , триггер, три элемента И, регистр нижней границы, регистр верхней границы, сумматор, две схемы сравнени , регистр последовательных приближений, два блока пам ти, два триггера, элемент ИЛИ, четыре мультиплексора, триггер выбора режима работы. В преобразователе реализуетс  хранение таблиц аргументов и соответствующих им значений функции, доступ к которым с использованием бинарного поиска обеспечивает табличное вычисление либо пр мой, либо обратной ей функции (в зависимости от выбора таблицы). 1 ил.

Description

сд

сх | ел

Изобретение относитс  к вычислительной технике, в частности к устройствам вычислени  функций, и может быть использовано в ЭВМ в качестве сопроцессора дл  вычислени  произвольных функций или как самосто тельное устройство в системах цифрового автоматического управлени .

Цель изобретени  - р.-сширение функциональных возможностей за счет дополнительного вычислени  обратной функции.

На чертеже представлена блок-схе-. ма преобразовател .

Преобразователь содержит регистр I аргумента, вход 2 аргумента, вход 3 запуска, триггер 4, элемент И 5, регистры нижней 6 и верхней 7 гра-- ниц, сумматор 8, схему 9 сравнени  регистр 10 последовательных приближений , блоки М и 12 пам ти, триггер I3, схему I4 сравнени , элемент И 15 элемент ИЛИ 16, элемент И 17, мультиплексоры 18 и 19, сигнальный выход

20, мультиплексоры 21 и 22,.выход 23 результата, триггер 24 режима, входы 25 и 26 задани  режима, вход 27 тактовых импульсов, выход 28 элемента И 5, элемент 29 задержки и выход 30 элемента задержки.

Функциональный преобразователь работает спедугощим образом.

В исходном состо нии в блоке 11 пам ти записаны дискретные значени  аргумента, а в блоке 21 пам ти - соответствующие PJM значени  функции . Триггер 4 находитс  в нулевом состо нии, все разр ды регистра 6 нижней границы - в нулевом состо нии , все разр ды регистра 7 верхней границы - в единичном.

При необходимости вычислени  функции от заданного аргумента, на вход 25 устройства подаетс  единичный потенциал, по которому устанавливаетс  в 1 триггер 24 выбора режима работы, единичный потенциал Q пр мого выхода которого подключает посредством мультиплексора 21 выхо- Д1)1 блока 1 1 к входам схемы 14 сравнени , а также посредством мультиплексора 18 - выход элемента Н 5 к входу разрешени  чтени  блока . 11 пам ти. Кроме того, нулевой потенциал с инверсного выхода триггера 24 обеспечивает подключение через мультиплексор 19 выхода элемента ИЛИ 16 входу блока 2 пам ти, а через мультиплексор 22 - выходов блока пам ти к выходам 23 результата.

Одновременно на информационный вход 2 подаетс  код аргумента, а на вход 3 запуска подаетс  сигнал, по которому производитс  запись кода аргумента на регистр 1 аргумента и установка триггера 4 в единичное состо ние , сигнал с пр мого выхода которого открывает элемент И 5 дл  прохождени  синхронизирующих импульсов с тактового входа 27 на регистр 10 последовательных приближений, триггер 13, вход мультиплексора 18, а через последний - на вход первого блока 11 пам ти, а также на элемент 29 задержки., с выхода 30 которого синхроимпульсы поступают на регистры нижней 6 и верхней 7 границ. Под действием серии синхроимпульсов средн. кодов , хран щихс  в блоке 11 пам ти, реализуетс  поиск ближайшего меньшего к аргументу числа, зафиксированного на регистре 1 аргумента. Указанный поиск осуществл етс  последова- тельнь.м выделением интервала, заключающего в себе искомый код, причем

на каждом шаге величина указанного интервала уменьшаетс  вдвое. Адреса, по которым хран тс  в блоке 11 пам ти верхн   и нижн   границы интервала , фиксируютс  соответственно на

регистрах 6 и 7. В каждом такте адреса с указанных регистров 6 и 7 поступают на входы сумматора 8, код с выхода которого со сдвигом на один -разр д в сторону младших разр дов

фиксируетс  на регистре 10 последовательных приближений. Код аргумента, считанный с блока 11 нам ти, поступает через мультиплексор 21 на схему 14 сравнени , где сравниваетс 

с кодом аргумента, заданного на регистре 1. Если считанный код совпадает с кодом поступившего аргумента, то на выходе нризнака равенства схемы 14 сравнени  формируетс  единич1-шй сигнал, который свидетельствует о том, что искомое ближайшее найдено , а его адрес зафиксирован на регистре 10 носледовательных прибли- .

Если считанный код меньше кода поступившего аргумента (на выходе признака неравенства схемы 14 сравнени  при этом формируетс  нулевой сигнал), то искомый, ближайший, меньший к заданному код хранитс  в интервале адресов, зафиксированных на регистрах 7 и 10, а в противном случае - на регистрах 10 и 6. Соответственно , в первом случае триггер,

13 устанавливаетс  в О и производитс  прием информации из регистра 10 на регистр 6 Н1гжней границы, а во втором - триггер 13 устанавливаетс  в 1 и по сигналу с его пр мого выход:; информаци  из регистра 10 записываетс , на регистр 7 верхней грани- , причем переключение триггера 13 осуществл етс  по заднему фронту синхроимпульса, а запись информации

в регистры 6 или 7 реализуетс  по заднему фронту сдвинутого синхроим-; пульса.

Описанна  процедура повтор етс  до тех пор, пока на выходе признака

равенства схемы 14 сравнени  не будет сформирован сигнал,единичного уровн , либо код на выходе сумматора 8 не сравн етс .с содержимым регистра 6 нижней границы, т.е. пока на

выходе схемы 9 сравнени , либо на выходе признака .равенства схемы 14 сравнени  не по витс  единичный сигнал , который через элементы Н 15 и 17 соответственно поступает на входы элемента ИЛИ 16, который инициирует считывание из блока 12 пам ти на его выходы, а следовательно, и на выходы 23 результата через мультиплексор 22 кода значени  функции, соответствующего аргументу из блока 11 пам ти , т.е. равному или ближайшему меньшему к заданному аргументу. Указанный сигнал с выхода элемента ИЛИ 16 поступает на сигнальный выход 20 устройства, свидетельству  о том, чт на выходе 23 устройства зафиксирован код искомого значени  функции. Одновременно единичный сигнал с выхода элемента ИЛИ 16 устанавливает триггер 4 в О и схема приходит в исходное состо ние.

При необходимости вычислени  об- ратнои функции производитс  аналогич- ньй процесс за тем отличием, что нулевой управл ющий сигнал поступает на вход 25, что обеспечивает сброс в О триггера 24 выбора режима работы и формирование управл ющих сигналов дл  мультиплексоров 18-22, таким образом , что на вход схемы 14 сравнени  подключаютс  через мультиплексор 21 выходы блока 12 пам ти, вход стробиро вани  которого коммутируетс  через второй мультиплексор 19 и элемент И 5 с тактовым входом 27 устройства выходы блока 11 пам ти через мультиплексор 22 коммутируютс  на выход 23 результата устройства, а вход разрешени  чтени  блока 1I пам ти коммутируетс  с выходом элемента ИЛИ 16. Таким образом, в процессе поиска обратной функции блоков пам ти аргумента 12, функции мен ютс  местами, что и обеспечивает вычисление обратной функции по предлагаемому способу.

Claims (1)

1. Формула изобрет

   е н и  

   . Функциональный преобразователь содержащий два блока пам ти, две схемы сравнени , регистр аргумента, регистр последовательных приближе- НИИ, регистр нижней границы, регистр верхней границы, два триггера, три элемента И, элемент ВДИ и элемент задержки , причем вход аргумента преоб

   25

   587500 6

   разовател  соединен с информационным входом регистра аргумента, выход которого со единен с первым входом первой схемы сравнени , выход признака неравенства которой соединен с информационным входом первого триггера, пр мой и инверсный выходы которого соединены с входами разрещени  запи- jg СИ соответственно регистра верхней грани1ды и регистра нижней границы, выходы которых соединены с входами соответственно первого и второго слагаемых сумматора, выход которого 15 со.сдвигом на один разр д в сторону младших соединен с информационным входом регистра последователышх приближений, выход которого соединен с адресными входами первого и второ- 20 го блоков пам ти и информационными входами регистра верхней границы и регистра нижней границы, выход которого соединен с первым входом второй схемы сравнени , второй вход которой соединен с информационным входом регистра последовательных приближений , выход второй схемы сравнени  соединен с первым входом первого элемента И, выход которого сое- 30 динен с первым входом элемента I-fflH, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с выходом признака равенства первой схемы j сравнени , выход элемента ИЛИ соединен с входом установки в О второго триггера, вход установки в 1 которого соединен с входом запуска преобразовател  и входом разрещени  40 записи регистра аргумента, инверсный , выход второго триггера соединен с входом установки в О регистра ниж- ней границы и входом.установки в 1 регистра верхней границы, пр мой д5 выход второго триггера соединен с первым входом третьего элемента И второй вход которого соединен с вхо- дом тактовых импульсов преобразовател , выход третьего элемента И соеди- 50 нен с входом синхронизации первого триггера, входом разрешени  записи регистра последовательных приближений , вторым выходом первого элемента И и входом элемента задержки, вы- 5 ход которого соединен с вторым входом второго элемента И, входами разрешени  записи регистра верхней границы и регистра нижней границы, отличающий с   тем, что, с целью расшире