JPS6376610A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS6376610A JPS6376610A JP61222422A JP22242286A JPS6376610A JP S6376610 A JPS6376610 A JP S6376610A JP 61222422 A JP61222422 A JP 61222422A JP 22242286 A JP22242286 A JP 22242286A JP S6376610 A JPS6376610 A JP S6376610A
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- JP
- Japan
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- write
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- Pending
Links
- 230000001934 delay Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
新しいデータを入力する毎に過去複数個のデータを順次
出力するに際し、１アドレスずつ前に入力することによ
り記憶されたデータをシフトし、常に同じ遅延量のデー
タが同じアドレスに存在するようにして、過去のデータ
が時系列の順に出力されるようにした遅延回路である。
出力するに際し、１アドレスずつ前に入力することによ
り記憶されたデータをシフトし、常に同じ遅延量のデー
タが同じアドレスに存在するようにして、過去のデータ
が時系列の順に出力されるようにした遅延回路である。
本発明は遅延回路の構成、特にディジタル信号の遅延回
路に関する。
路に関する。
近年、音声や画像におけるディジタルフィルタ等のディ
ジタル信号処理化が進み、多量の時系列サンプルデータ
を一度に取り扱う必要がある。このため、目的に応じて
必要な規模のデータの記憶。
ジタル信号処理化が進み、多量の時系列サンプルデータ
を一度に取り扱う必要がある。このため、目的に応じて
必要な規模のデータの記憶。
遅延回路が、安価に容易に実現できる方法が必要とされ
る。
る。
第４図に従来例のブロック図、第５図に第４図のタイム
チャートを示す。制御信号は入力データの入力周期に同
期している。制御回路４１は、制御信号とクロックによ
りリードカウンタ２１およびライトカウンタ３１へのク
ロνりの供給を行なうとともにリードカウンタ２１の値
により、記憶回路１１への書込み等の制御を行うもので
ある。
チャートを示す。制御信号は入力データの入力周期に同
期している。制御回路４１は、制御信号とクロックによ
りリードカウンタ２１およびライトカウンタ３１へのク
ロνりの供給を行なうとともにリードカウンタ２１の値
により、記憶回路１１への書込み等の制御を行うもので
ある。
リードカウンタ２１σ、記憶回路１１の読出レアドレス
（リードアドレス）を発生し、ライトカウンタ３１は書
込みアドレス（ライトアドレス）の発生を行なう。ライ
トカウンタ３１は制御信号が入力されるとカウントアツ
プしていく。
（リードアドレス）を発生し、ライトカウンタ３１は書
込みアドレス（ライトアドレス）の発生を行なう。ライ
トカウンタ３１は制御信号が入力されるとカウントアツ
プしていく。
今、入力データＤｎ＋ｔ（時刻（ｎ十ｔ ）のときのデ
ータ）が入力され、ライトカウンタ３１の値が１１２１
１となっているものとする。リードカウンタ２１は制御
信号が入力されると′０″にリセットされクロックに同
期してカウントアツプしていき、０〜Ｎ−１まで記憶回
路のリードアドレスデータとして使用する。アドレス′
０′″に対してＤｎ ｌ＋アドレス″１″に対してＤｎ
アドレス″′２″に対してＤｎ−Ｎ＋１・・ アドレス
Ｎ−１に対してＤｎ−２とデータが読み出され、データ
Ｄｎ−Ｄｎ −Ｎ＋１ が全て読み出されると一番古い
データＤｎ−Ｎ＋１が記憶されているアドレス２（慴つ
ンメンの値）のところに入力データＤｎ＋１を書き込む
次の入力データが入ってくる周期ではアドレス３が一番
古いデータを格納しており、ここにＤｎ＋ｚｅ書き込む
。
ータ）が入力され、ライトカウンタ３１の値が１１２１
１となっているものとする。リードカウンタ２１は制御
信号が入力されると′０″にリセットされクロックに同
期してカウントアツプしていき、０〜Ｎ−１まで記憶回
路のリードアドレスデータとして使用する。アドレス′
０′″に対してＤｎ ｌ＋アドレス″１″に対してＤｎ
アドレス″′２″に対してＤｎ−Ｎ＋１・・ アドレス
Ｎ−１に対してＤｎ−２とデータが読み出され、データ
Ｄｎ−Ｄｎ −Ｎ＋１ が全て読み出されると一番古い
データＤｎ−Ｎ＋１が記憶されているアドレス２（慴つ
ンメンの値）のところに入力データＤｎ＋１を書き込む
次の入力データが入ってくる周期ではアドレス３が一番
古いデータを格納しており、ここにＤｎ＋ｚｅ書き込む
。
このように入力データはライトカウンタ３１で与えられ
るアドレスに書き込まれるので指定したリードアドレス
での読み出しく出力）データと入力データの時間的関係
（時間差、遅延）は、周期毎に１つづつずれてい〈０そ
こで入力データから一定の遅延を持つデータを取り出し
たいときは、周期毎に取り出すタイミングを１タイムス
ロツトずらしていく必要がある。また出力データが時系
列順に並んでいないという問題があった。
るアドレスに書き込まれるので指定したリードアドレス
での読み出しく出力）データと入力データの時間的関係
（時間差、遅延）は、周期毎に１つづつずれてい〈０そ
こで入力データから一定の遅延を持つデータを取り出し
たいときは、周期毎に取り出すタイミングを１タイムス
ロツトずらしていく必要がある。また出力データが時系
列順に並んでいないという問題があった。
第１図は本発明の遅延回路の原理ブロック図である。
１は記憶手段であり、アドレス指定による読出しおよび
曹込みを行なう。２は読出しアドレス発生手段であり、
データが入力する毎に所定の開始アドレスから所定の終
了アドレスまでの読出しアドレスを発生し記憶手段１へ
出力する。３は書込みアドレス発生手段であり、該読出
しアドレスと同一のアドレスを一定時間遅延させて書込
みアドレスとして出力する。４け制御手段であり、開始
アドレスを除いて読出したデータを１つ前のアドレスに
書込み、最終アドレスには新し２いデータを曹込むよう
制御する。
曹込みを行なう。２は読出しアドレス発生手段であり、
データが入力する毎に所定の開始アドレスから所定の終
了アドレスまでの読出しアドレスを発生し記憶手段１へ
出力する。３は書込みアドレス発生手段であり、該読出
しアドレスと同一のアドレスを一定時間遅延させて書込
みアドレスとして出力する。４け制御手段であり、開始
アドレスを除いて読出したデータを１つ前のアドレスに
書込み、最終アドレスには新し２いデータを曹込むよう
制御する。
本発明は、書き込みアドレスと読み出しアドレスに一定
の差（オフセット）全いつも与え読み出しと同時に書き
込み動作も行ない、出力データを入力側にもどすことに
より、シフトレジスタのような動作を行なわせている。
の差（オフセット）全いつも与え読み出しと同時に書き
込み動作も行ない、出力データを入力側にもどすことに
より、シフトレジスタのような動作を行なわせている。
よって、記憶手段は各アドレスには常に入力データに対
して同じ遅延時間のデータが配憶されており、各アドレ
スを順次読出した時に時系列順に並んで出力される。
して同じ遅延時間のデータが配憶されており、各アドレ
スを順次読出した時に時系列順に並んで出力される。
第２図に本発明実施例の遅延回路のブロック図全示し、
第３図にそのタイムチャートを示す。
第３図にそのタイムチャートを示す。
記憶回路１２は記憶手段１に、リードカウンタ２２は読
出し発生手段２に、加算器３２は曹込みアドレス発生手
段３に、制御回路４２とセレクタ４３は制御手段４にそ
れぞれ対応する。
出し発生手段２に、加算器３２は曹込みアドレス発生手
段３に、制御回路４２とセレクタ４３は制御手段４にそ
れぞれ対応する。
制御信号の周期と入力データの入力周期は同期している
。制御信号が入力されるとリードカウンタ２２がリセッ
トされ１０″からカウント動作を開始する。リードカウ
ンタ出力は制御回路４２と記憶回路１２の読み出しアド
レス入力端子（ＲＡ）に送られる。記憶回路１２からの
出力は、０番地（開始アドレス）のデータとしてＤｎ−
Ｎ＋１１１番地のデータとしてＤｎ−Ｎ＋２１ ・
・最後の番地（終了アドレス）のデータとしてＤｎが出
力される。
。制御信号が入力されるとリードカウンタ２２がリセッ
トされ１０″からカウント動作を開始する。リードカウ
ンタ出力は制御回路４２と記憶回路１２の読み出しアド
レス入力端子（ＲＡ）に送られる。記憶回路１２からの
出力は、０番地（開始アドレス）のデータとしてＤｎ−
Ｎ＋１１１番地のデータとしてＤｎ−Ｎ＋２１ ・
・最後の番地（終了アドレス）のデータとしてＤｎが出
力される。
データが読み出されている間、制御回路４２により、セ
レクタ４３は出力のデータを選択するよう制御されてい
る。そして誉き込みアドレス（ＷＡ）端子には読み出し
側のアドレスより２タイムスロツト連れてアドレスデー
タが入力され同時に書き込みクロックも供給され（ＷＣ
Ｋ）、０番地にｌ″１１１１番地み出したデータＤｎ−
Ｎ＋２を書き込む、１番地には２番地から読み出したデ
ータＤｎ−Ｎ＋３を書き込む。これ’ｒ：Ｎ−２番地ま
で続ける。
レクタ４３は出力のデータを選択するよう制御されてい
る。そして誉き込みアドレス（ＷＡ）端子には読み出し
側のアドレスより２タイムスロツト連れてアドレスデー
タが入力され同時に書き込みクロックも供給され（ＷＣ
Ｋ）、０番地にｌ″１１１１番地み出したデータＤｎ−
Ｎ＋２を書き込む、１番地には２番地から読み出したデ
ータＤｎ−Ｎ＋３を書き込む。これ’ｒ：Ｎ−２番地ま
で続ける。
ＩＩｋ後のＮ−１番地になるとセレクタを制御して記憶
回路に入力データＤｎ＋１が入力されるようにして、Ｎ
−１番地にデータを誉き込む。
回路に入力データＤｎ＋１が入力されるようにして、Ｎ
−１番地にデータを誉き込む。
このような動作を繰り返すことにより、周期毎に読み出
すデータは、記憶回路内の最も古いデータから最も新し
いデータと時系列順に並んだデータを取り出すことがで
きる。
すデータは、記憶回路内の最も古いデータから最も新し
いデータと時系列順に並んだデータを取り出すことがで
きる。
尚、加算器の代わりに２タイムスロット分遅延させるシ
フトレジスタ等の遅延回路分用いてもよいＯ 〔発明の効果〕 以上説明したように、いつも時系列順にデータが読み出
されてくるので、入力データに対し、一定の遅延したデ
ータを取り出したいときは、それに対応する読み出しア
ドレスのデータを取り出せば良く、周期毎のデータの取
り出すタイミングは一定となる。寸だ、いつも時系列順
にデータが取り出せるので以後のデータ処理が容易にな
るという効果がある。
フトレジスタ等の遅延回路分用いてもよいＯ 〔発明の効果〕 以上説明したように、いつも時系列順にデータが読み出
されてくるので、入力データに対し、一定の遅延したデ
ータを取り出したいときは、それに対応する読み出しア
ドレスのデータを取り出せば良く、周期毎のデータの取
り出すタイミングは一定となる。寸だ、いつも時系列順
にデータが取り出せるので以後のデータ処理が容易にな
るという効果がある。
第１図は不発剪の原理図ブロック図、
第２図は不発明部実施例を示す図、
第４図は従来例を示す図、
第５図は第４図のタイムチャート全それぞれ示すＯ
図において、１は記憶手段、２は読出しアドレス発生手
段、３は書込アドレス発生手段、４は制７一 本発明Ｗ原理ブロック図 第 Ｉ 図 ８一 本発明め医施イ列 茅 ご 図 帝 坂崎（イタＩＩ 、７ｉ〜Ｌ力Ｌ回υ７ト第 ４ 図
段、３は書込アドレス発生手段、４は制７一 本発明Ｗ原理ブロック図 第 Ｉ 図 ８一 本発明め医施イ列 茅 ご 図 帝 坂崎（イタＩＩ 、７ｉ〜Ｌ力Ｌ回υ７ト第 ４ 図
Claims (1)
- 【特許請求の範囲】 新しいデータを入力する毎に、過去複数個のデータを順
次出力する遅延回路において、 指定されたアドレスで読出しおよび書込みを行なう記憶
手段（１）と、 新しいデータを入力する毎に所定の開始アドレスから所
定の終了アドレスまでを順次発生し、該記憶手段へ読出
しアドレスとして出力する読出しアドレス発生手段（２
）と、 該読出しアドレスと同一のアドレスを所定時間遅れて発
生し、該記憶手段へ書込みアドレスとして出力する書込
みアドレス発生手段（３）と、該開始アドレス以外の該
読出しアドレスにより読出されたデータを該書込みアド
レスにより１つ前のアドレスに書込み、該終了アドレス
には新しいデータを書き込むよう前記各手段へのタイミ
ングおよび該記憶手段への入力を制御する制御手段（４
）とを有することを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222422A JPS6376610A (ja) | 1986-09-19 | 1986-09-19 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222422A JPS6376610A (ja) | 1986-09-19 | 1986-09-19 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376610A true JPS6376610A (ja) | 1988-04-06 |
Family
ID=16782141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222422A Pending JPS6376610A (ja) | 1986-09-19 | 1986-09-19 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376610A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352319A (ja) * | 1989-07-19 | 1991-03-06 | Toa Corp | ディジタル遅延回路 |
| WO1998026348A1 (en) * | 1996-12-13 | 1998-06-18 | Advanced Micro Devices, Inc. | Multiple parallel identical finite state machines which share combinatorial logic |
| JP2006041833A (ja) * | 2004-07-26 | 2006-02-09 | Advantest Corp | 間引きフィルタ及び試験装置 |
| JP2007531064A (ja) * | 2003-07-01 | 2007-11-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路チップ（パイプライン式の挿入のための回路および方法） |
-
1986
- 1986-09-19 JP JP61222422A patent/JPS6376610A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352319A (ja) * | 1989-07-19 | 1991-03-06 | Toa Corp | ディジタル遅延回路 |
| WO1998026348A1 (en) * | 1996-12-13 | 1998-06-18 | Advanced Micro Devices, Inc. | Multiple parallel identical finite state machines which share combinatorial logic |
| US5787273A (en) * | 1996-12-13 | 1998-07-28 | Advanced Micro Devices, Inc. | Multiple parallel identical finite state machines which share combinatorial logic |
| JP2007531064A (ja) * | 2003-07-01 | 2007-11-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路チップ（パイプライン式の挿入のための回路および方法） |
| JP2006041833A (ja) * | 2004-07-26 | 2006-02-09 | Advantest Corp | 間引きフィルタ及び試験装置 |
| JP4643939B2 (ja) * | 2004-07-26 | 2011-03-02 | 株式会社アドバンテスト | 間引きフィルタ及び試験装置 |
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