JPS6199410A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル画像処理装置等に用いるデジタル遅
延回路に関する。

（従来の技術及び発明が解決しようとする問題点）デジ
タル画像処理装置におりては、物体画像の周縁を強調す
る処理等のために、シリアル画像データから時Ｎｊ細軸
上互いに離れた検数のデータを同時に得る必要がある。

従来から、順次入力されるデータ（シリアルデータ）に
お＾て時間的に離れたデータを同一時間に得る一方式と
してシフトレジスタ′に用すたデジタル遅延回路がある
。しかし、２次元データの一部餉域ｍＸｒｌに対応した
データ全得る場合、離れ九時間内に存在するデータ数が
多く甘た同一時間に得ようとするデータ個数が多いから
、このデジタル遅延回路は膨大な数のシフトレジスタｔ
ｙ−要とし、高価である。別の方式としてメモ’Ｊ　Ｋ
一時データを記憶し、時間をおいて読み出丁ことで時間
遅延を得る方式がある。しかし、ｍＸ１１個のデータ（
それぞれ与える時間遅延ｌｈ互いに異なるから、本方式
は、ｍｘｎ個のメモリと同数のメモリアドレス発生器と
を必要とし、後軸で高価である。

そこで、本発明の目的は、シリアルデータから時間遅延
量が互いに異なる複数のデータ全同時に得ることができ
、しかも構成が簡単で安価な遅延回路の提供くある。

（問題点を解決てるための手段） 本発甲によれは、入力づれるＤビット（Ｄは正の整数）
の並列データに１タロツクの時間遅延をそれぞれ与える
（ｍ−１）×ｎ個（ｍ及びｎは正の整数）のシフトレジ
スタと、前記Ｄビットの並列データを入出力する（ｎ　
　１）個のメモリと、この（ｎ−１）個のメモリの書き
込みアルレスを前記クロックに同期して発生するライト
アドレスカウンタと、前記（ｎ−１）個のメモリの験み
出しアドレスを前記クロックに同期して発生するリード
アドレスカウンタと、前記有き込みアドレス及び前記読
み出しアドレスを前記１クロック毎にこの１タロツク時
間内で切替えて前記（ｎ−１）個の各々のメモリのアド
レス入力端に供給するアドレススイッチと、前記（ｎ　
１）偽の各々のメモリに前記アドレススイッチから前記
誉き込みアドレスが供給されている期間に薔き込み指令
を与えるライ）Ａルス発生器とｔｉし、前記（ｍ−１）
×ｎ個のシフトレジスタは（ｍｌ）個の前記シフトレジ
スタ全カスケード接続してなるｎ段の遅延ブロックを形
成しており、前記（ｎ−１）個のメモリは前記遅延ブロ
ックの段間にそれぞれ接続してあり、前記読み出しアド
レスけにクロック（Ｋは正の整数）遅れて前記病き込み
アドレスと同じ伽になシ前記シフトレジスタの各々の入
出力端から前記Ｄビットの甚列データを目１一時間に出
力する遅延回路が得られる。

（実施世Ｉ） 次に本発明の実施例につｂて図面を参照して説明でる。

第１図は本発明の一実施例のブロック図であフ、第２図
はこの実施例に入力されるＭＸＮ個の２次元データおよ
び１部領域３Ｘ３を示す図である。

第２図のデータは最上膜圧から右へＭ個、次に２段目左
から石へＭ個と順次第１図実施例へ入力される（前述の
ｍ、ｎは本図では３である）。第１図は、入力端Ａには
第２図に示す２次元データが入力され、その入力される
２次元データがｊ＋１段目のｉ＋１番目のデータＲ口ち
Ｘ（ｉ士１，１士りであり、出力んＣにＸ（＋　＋　’
　ＩＪ　士’）が出力されている状態を示す。入力端Ｂ
ｆＣクロック入力端であり入力端Ａからのデータ入力タ
イミングに同期したクロックが供給すれる。シフトレジ
スタ１〜６は入力データを入力端Ｂに供給されるクロッ
クに従って１タロツク時間遅延するものであり、シフト
レジスタ１は入力端Ａに入力されたデータの１タロツク
時間過去のデータ、Ｒ口ちＸ（ｉ＋ｊ千１）を出力端り
に出力丁ル。シフトレジスタ２は、シフトレジスタ１の
出力データをさらに１タロツク時間遅延、部もＸ（ｉ−
１，ｊ＋Ｏｆ出力端Ｅに出力すると共にメモリ７のデー
タ入力端ａに供給てる。ライトアドレスカウンタ８は、
入力端Ｂからのクロック毎に１づつカウント１直を大き
くする。リードアドレスカウンタ９Ｖｉ、ライトアドレ
スカウンタ８のカウント値に対して席にＭ−２（問題点
全解決するだめの手段の欄におけるＫに相当てる）小さ
な伽となるように入力端Ｂのクロックをカウントする。

アドレススイッチ１０は、入力端Ｂに供麩されるクロッ
クに従って１タロツク時間の前半の約半分のｆｆ＊ｒＴ
Ｕｌ。

ライトアドレスカウンタ８の出力（薯き込みアドレス）
をメモリ７に４ひき、後半の残り時間り−ドアドレスカ
ウンタ９の出力（＠み込みアドレス）をメモリ７に導び
〈。ライトパルス発生器１１は、入力端Ｂに供給される
クロックに同期して、アドレススイッチ１０がライトア
ドレスカウンタ８の出力をメモ！ｊ　７　Ｋ導びｂてい
る期間中にパルスをメモリ７に供給する。メモリ７は、
１クロックの前半、ライトアドレスカウンタ８の示すア
ドレスにライトパルス発生器１１からのパルスに従って
入力；ｌｒ４　ａ　ｉｃ大入力れたＸ（ｉ−１，ｊ＋り
のデータを記憶し、１クロックの後半リードアドレスカ
ウンタ９の示すアドレスの記憶データ（Ｘ（ｉ−１，ｊ
＋１）からＭ−２過去ａちＸＩけ＋、Ｊ））ｉ出力端ａ
′から出力端Ｆおよびシフトレジスタ３へ送り出丁。シ
フトレジスタ３および４は、それぞれ１クロック時間、
データを遅延し出力端ＧＫＸ（ｉ、ｊ）、出力端Ｈおよ
びメモリ７の入力端６１ＣＸ（ｉ−１、ｊ）　’ａ：出
力する。メｆ　　　　％　ＩＪ　７ゆ、いヵ７．−ヵう
、え工＋１−”＋Ｊ＋Ｑ。

データを記憶するのと同時に入力端すに入力されたＸ１
ｉ−１１ｊ）’ｉ記憶すると共に、出力端ａ′にＸ（ｉ
？ｉ。

Ｊ）を出力するのと同時心出力端ｂ′から入力端すの入
力データに対し、てＭ−２過去即ちＸ（ｉ中１，１−１
のデータ？出力４１およびシフトレジスタ５へ送９出丁
。このように、メモリ７は互いに、独立に番地指示でき
る第１のメモリと第２のメモリとからなり、端子ａ、ａ
’は第１のメモリに接続してあり、端子す、ｂ’は第２
のメモリＫｍ続しである。シフトレジスタ５および６は
、それぞれ１クロック時間、データを遅延し、出力端Ｊ
ＫＸ（ｉｇ−リ、出力端Ｋ　Ｉｃ　Ｘ（ｉ−Ｓ　、　ｊ
−１）　ｆ出力する。

第１図の実施例は以上の動作によって入力へＡにＸＣｉ
＋１　、　ｊ十〇のデータが入力された場合、出力端Ｃ
−Ｋに第２図の１．」番地を中心とする３×３個のデー
タを同時に出力し、次に入力端ＡにＸ（ｉ＋２．ｊ＋１
７のデータが入力された場合、出力端Ｃ〜Ｋにはｉ十Ｌ
ｊ番地を中心とする３×３個のデータ全同時に出力する
。即ち、本実施例は、データ入力に従って次々と３×３
ａの１部饋域データを出力する遅延回路である。

（発明の効果） 以上説明したように、本発明では、シリアルデータの遅
延を遅延時間の長さに応じ長、蝮時間の２グループに分
けて行りとともに、蝮時間の遅延グループによって長時
間の遅延時間が一致するように構成することで、遅延の
ためのシフトレジスタ数、メモリ数、カウンタ数全少な
くする事が可能であるから、本発明回路は特に実施例に
説明したような２次元データの１部価域ｍｘｎ個を出力
させる場合に有利である。このように、本発明によれは
、シリアルデータから時間遅延量が互いに異なる複数の
データを同時に得ることができ、しかもｍ成が簡単で安
価な遅延回路が提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その実施例に入力されるＭＸＮ個の２次元データとこの
実施例から出力される一部領域３×３個のデータを示す
図でおる。 １〜６・・・シフトレジスタ、７・・・メモリ、８・・
・ライトアドレスカウンタ、９・・・リードアドレスカ
ウンタ、１０・・・アドレススイッチ、１１・・・ライ
トノぞルス発生器、Ａ、Ｂ・・・入力端、Ｃ〜Ｋ・・・
出力端。 スｋ　　　　・ 代理人　弁理士　　　内　原　　　日　。 ；−

Claims (1)

【特許請求の範囲】
1. 入力されるＤビット（Ｄは正の整数）の並列データに１
   クロックの時間遅延をそれぞれ与える（ｍ−１）×ｎ個
   （ｍ及びｎは正の整数）のシフトレジスタと、前記Ｄビ
   ットの並列データを入出力する（ｎ−１）個のメモリと
   、この（ｎ−１）個のメモリの書き込みアドレスを前記
   クロックに同期して発生するライトアドレスカウンタと
   、前記（ｎ−１）個のメモリの読み出しアドレスを前記
   クロックに同期して発生するリードアドレスカウンタと
   、前記書き込みアドレス及び前記読み出しアドレスを前
   記１クロック毎にこの１クロック時間内で切替えて前記
   （ｎ−１）個の各々のメモリのアドレス入力端に供給す
   るアドレススイッチと、前記（ｎ−１）個の各々のメモ
   リに前記アドレススイッチから前記書き込みアドレスが
   供給されている期間に書き込み指令を与えるライトパル
   ス発生器とを有し、前記（ｍ−１）×ｎ個のシフトレジ
   スタは（ｍ−１）個の前記シフトレジスタをカスケード
   接続してなるｎ段の遅延ブロックを形成しており、前記
   （ｎ−１）個のメモリは前記遅延ブロックの段間にそれ
   ぞれ接続してあり、前記読み出しアドレスはＫクロック
   （Ｋは正の整数）遅れて前記書き込みアドレスと同じ値
   になり前記シフトレジスタの各々の入出力端から前記Ｄ
   ビットの並列データを同一時間に出力する遅延回路。