JPS58181346A - デ−タ多重化回路 - Google Patents
デ−タ多重化回路Info
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- JPS58181346A JPS58181346A JP6392682A JP6392682A JPS58181346A JP S58181346 A JPS58181346 A JP S58181346A JP 6392682 A JP6392682 A JP 6392682A JP 6392682 A JP6392682 A JP 6392682A JP S58181346 A JPS58181346 A JP S58181346A
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- Japan
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- clock
- circuit
- frame
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数のデータ信号の時分割多重化を行うデ
ータ多重化回路に関する。
ータ多重化回路に関する。
まず、従来のデータ多重化回路について図面を参照して
説明する。
説明する。
第１図を参照すると、データ多重化回路の出ヵ信号の時
分割多重化フレーム構成が示されている。
分割多重化フレーム構成が示されている。
第１図において、Ａは６４ ｋｂ／ｓの多重化データ。
Ｂは１フレーム（２０ビツト）、Ｃは同期信号（４ビツ
ト／フレーム）、Ｄは３２ ｋｂ／ｓのデータ。
ト／フレーム）、Ｄは３２ ｋｂ／ｓのデータ。
Ｅは１２．８ ｋｂ／ｓのデータ、Ｆは６．４ ｋｂ／
ｓのデータである。ここで、同期信号Ｃは、フレーム毎
の時分割多重化の時間基準を与えるための信号で本例で
は４ビツトの固定ノ４ターンである。
ｓのデータである。ここで、同期信号Ｃは、フレーム毎
の時分割多重化の時間基準を与えるための信号で本例で
は４ビツトの固定ノ４ターンである。
第２図を参照すると、従来のデータ多重化回路が示され
ている。第２図の回路は、第１図のフレーム構成から明
らかなように、 ３２ ｋｂ／ｓのデータ。
ている。第２図の回路は、第１図のフレーム構成から明
らかなように、 ３２ ｋｂ／ｓのデータ。
１２、８ ｋｂ／、のデーター ６．４ ｋｂ／ｓのデ
ータという３種の入力データを時分割多重化して、 ６
４ ｋｂ／ａのデータに多重化するデータ多重化回路で
ある。
ータという３種の入力データを時分割多重化して、 ６
４ ｋｂ／ａのデータに多重化するデータ多重化回路で
ある。
以下、第２図の回路動作を、第３図をも参照して説明す
る。
る。
６４ ｋＨｚのクロック人力２３４（第３図の）社クロ
ック発生回路２０７によって分局され、３２ｋＨｚのり
０７り２２８（第３図＠） 、 １２．８ ｋＨｚのク
ロック２２９（第３図■） 、 ６．４ ｋＨｚのクロ
、り２３０（第３図■）の３種のクロック信号となる。
ック発生回路２０７によって分局され、３２ｋＨｚのり
０７り２２８（第３図＠） 、 １２．８ ｋＨｚのク
ロック２２９（第３図■） 、 ６．４ ｋＨｚのクロ
、り２３０（第３図■）の３種のクロック信号となる。
この３種のクロック２２８，２２９，２３０に対応する
クロック速度、の３２ ｋｂ／ｓのデータ２３１（第３
図■） 、１２．８ ｋｂ／ｓのデータ２３２（第３図
Ｑ） ） ｅ ６．４ ｋｂ／ｓのデータ２３３（第３
図■）が。
クロック速度、の３２ ｋｂ／ｓのデータ２３１（第３
図■） 、１２．８ ｋｂ／ｓのデータ２３２（第３図
Ｑ） ） ｅ ６．４ ｋｂ／ｓのデータ２３３（第３
図■）が。
外部よシ入力され、シフトレジスタ２０８．２０９゜２
１０．２１１，２１２，２１３に入力される。
１０．２１１，２１２，２１３に入力される。
フレームカウンタ２０１は、多重化後のクロック速度６
４ ｋＨｚ （ＤクロックＡルス２３４によシ駆動され
、１フレームのビット数（即ち２０ビ、ト）と同一の周
期で動作している。このフレームカウンタ２０１の出力
（第３図の）は、デコーダ２０２およびスイッチ切替回
路２０３に接続されている。
４ ｋＨｚ （ＤクロックＡルス２３４によシ駆動され
、１フレームのビット数（即ち２０ビ、ト）と同一の周
期で動作している。このフレームカウンタ２０１の出力
（第３図の）は、デコーダ２０２およびスイッチ切替回
路２０３に接続されている。
デコーダ２０２は、３種の入力データに対応する多重化
時間位置を示すダート信号（即ちフレーム内多重化時間
位置指示信号） ２２４ 、２２５，２２６（第３図＠
、■、■）を発生している。さらにデコーダ２０２は同
期信号パターン２２７（第３図Ｏ）を発生している。ア
ンド回路２０４〜２０６は、デコーダ出力信号２２４〜
２２６と６４ ｋＨｚのクロック２３４との論理積を取
り、バースト状の６４ ｋＨ２のクロックを発生してい
る。スイッチ切替回路２０３は、１フレームごとにスイ
ッチ２１４〜２２２を切替える信号（第３図■）を発生
している。スイッチ２１４〜２１９の出方をそれぞれ第
３図■〜■に示す。
時間位置を示すダート信号（即ちフレーム内多重化時間
位置指示信号） ２２４ 、２２５，２２６（第３図＠
、■、■）を発生している。さらにデコーダ２０２は同
期信号パターン２２７（第３図Ｏ）を発生している。ア
ンド回路２０４〜２０６は、デコーダ出力信号２２４〜
２２６と６４ ｋＨｚのクロック２３４との論理積を取
り、バースト状の６４ ｋＨ２のクロックを発生してい
る。スイッチ切替回路２０３は、１フレームごとにスイ
ッチ２１４〜２２２を切替える信号（第３図■）を発生
している。スイッチ２１４〜２１９の出方をそれぞれ第
３図■〜■に示す。
シフトレジスタ２０８，２０９は３２ ｋｂ／ｓのデー
タ２３１の圧縮を行なっている。すなわち、スイッチ２
１４，２１５，２２０が第２図の状態（第３図■の低レ
ベルの状態）にある時、シフトレジスタ２０８は入力３
２ ｋｂ／ｓのデータを３２ ｋＨｚのクロック２２８
で書込み、シフトレジスタ２０９は１フレーム前に書込
んだ３２ ｋｂ／ａのデータをアンド回路２０４の出力
のバースト状の６４ ｋＨ２のクロックで読出している
。次のフレームでは、スイッチ切替回路２０３にょシス
イッチ２１４゜２１５．２２０は第２図と反対の状態（
第３図■の高レベルの状態）に切替られ、シフトレジス
タの動作が反転して、シフトレジスタ２０８は読出し、
シフトレジスタ２０９は書込動作を行なう。
タ２３１の圧縮を行なっている。すなわち、スイッチ２
１４，２１５，２２０が第２図の状態（第３図■の低レ
ベルの状態）にある時、シフトレジスタ２０８は入力３
２ ｋｂ／ｓのデータを３２ ｋＨｚのクロック２２８
で書込み、シフトレジスタ２０９は１フレーム前に書込
んだ３２ ｋｂ／ａのデータをアンド回路２０４の出力
のバースト状の６４ ｋＨ２のクロックで読出している
。次のフレームでは、スイッチ切替回路２０３にょシス
イッチ２１４゜２１５．２２０は第２図と反対の状態（
第３図■の高レベルの状態）に切替られ、シフトレジス
タの動作が反転して、シフトレジスタ２０８は読出し、
シフトレジスタ２０９は書込動作を行なう。
これによシスイッチ２２０の出力には、 ３２ ｋｈ／
ｓのデータ人力２３１を６４ ｋｂ／ｓに圧縮したバー
スト状データ（第３図の）が出力される。同様の動作が
１２．８ ｋｂ／ｓのデータに関して行なわれ、スイッ
チ２２１の出力には、１２．８ ｋｂ／ｓのデータ人力
２３２を圧縮した６ ４ ｋｂ／ｓのバースト状データ
（第３図の）が出力される。さらに、 ６．４ ｋｂ／
ｓのデータ２３３に関しても同様の動作が行なわれ。
ｓのデータ人力２３１を６４ ｋｂ／ｓに圧縮したバー
スト状データ（第３図の）が出力される。同様の動作が
１２．８ ｋｂ／ｓのデータに関して行なわれ、スイッ
チ２２１の出力には、１２．８ ｋｂ／ｓのデータ人力
２３２を圧縮した６ ４ ｋｂ／ｓのバースト状データ
（第３図の）が出力される。さらに、 ６．４ ｋｂ／
ｓのデータ２３３に関しても同様の動作が行なわれ。
スイッチ２２２の出力には、 ６４ ｋｂ／ｓのバース
ト状のデータ（第３図の）が出力される。
ト状のデータ（第３図の）が出力される。
一方、デコーダ２０２の出力２２７には同期信号パター
ン（第３図Ｏ）が出力される。この同期信号ノぞターン
は、スイッチ２２’０ 、２２１ 、２２２の出力とと
もに、オア回路２２３に入力され、オア回路２２３の出
力２３５として第１図の多重化データ（第３図■）が出
力される。
ン（第３図Ｏ）が出力される。この同期信号ノぞターン
は、スイッチ２２’０ 、２２１ 、２２２の出力とと
もに、オア回路２２３に入力され、オア回路２２３の出
力２３５として第１図の多重化データ（第３図■）が出
力される。
この第２図のデータ多重化回路は、１つの入力データ毎
に一対（２個）のシフトレジスタが必要であること、ス
イッチ回路を多数使用していることから、使用集積回路
のチアゾ数が多くなる欠点があシ、またフレーム構成を
変更する場合、フレー上の時間位置を決定するデコーダ
の回路構成を変更しなければならない不便さがあった。
に一対（２個）のシフトレジスタが必要であること、ス
イッチ回路を多数使用していることから、使用集積回路
のチアゾ数が多くなる欠点があシ、またフレーム構成を
変更する場合、フレー上の時間位置を決定するデコーダ
の回路構成を変更しなければならない不便さがあった。
この発明の目的は、上記欠点を除去し２単純な回路構成
の汎用性の高いデータ多重化回路を提供することにある
。
の汎用性の高いデータ多重化回路を提供することにある
。
この発明によれば、従来回路における各入力データ対応
の一対のシフトレジスタの代りに、ファースト・イン・
ファースト・アウト・メモリ（Ｆｉｒｓｔ Ｉｎ Ｆｉ
ｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ ｅ以後ＦＩＦＯと略称
する）を用いて２回路の単純化をはかシ、かつ従来回路
におけるデコーダの代シに読出専用メモリ（以下ＲＯＭ
と略称する）を用いて、フレーム構成の変更を回路構成
の変更ではな（、ＲＯＭデータの変更によシ簡単に対処
できるようにした。単純な回路構成の汎用性の高いデー
タ多重化回路が得られる。
の一対のシフトレジスタの代りに、ファースト・イン・
ファースト・アウト・メモリ（Ｆｉｒｓｔ Ｉｎ Ｆｉ
ｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ ｅ以後ＦＩＦＯと略称
する）を用いて２回路の単純化をはかシ、かつ従来回路
におけるデコーダの代シに読出専用メモリ（以下ＲＯＭ
と略称する）を用いて、フレーム構成の変更を回路構成
の変更ではな（、ＲＯＭデータの変更によシ簡単に対処
できるようにした。単純な回路構成の汎用性の高いデー
タ多重化回路が得られる。
次に本発明の実施例について図面を参照して説明する。
第４図を参照すると９本発明の一実施例に係るデータ多
重化回路は、第２図の回路と同様に、第１図のフレーム
構成を実現するものである。
重化回路は、第２図の回路と同様に、第１図のフレーム
構成を実現するものである。
以下、第４図の回路動作を、第５図をも参照して説明す
る。
る。
クロック発生回路２０３は、 ６４ ｋＨｚのクロック
２３４（第５図■）から、入力データのクロック速度に
対応する３ ２ ｋＨｚのクロック２２８（第５図■）
、 １２．８ ｋＨｚのクロック２２９（第５図■）
。
２３４（第５図■）から、入力データのクロック速度に
対応する３ ２ ｋＨｚのクロック２２８（第５図■）
、 １２．８ ｋＨｚのクロック２２９（第５図■）
。
６、４ ｋＨｚのクロック２３０（第５図の）を発生す
る。データ人力２３１（第５図■）、２３２（第５図■
）、２３３（第５図の）はそれぞれ、前記クロックに合
わせて、それぞれに対応するＦＩＦＯ４０２，４０３，
４０４のデータ入力として入力され、書込クロック入力
として入力されるクロ。
る。データ人力２３１（第５図■）、２３２（第５図■
）、２３３（第５図の）はそれぞれ、前記クロックに合
わせて、それぞれに対応するＦＩＦＯ４０２，４０３，
４０４のデータ入力として入力され、書込クロック入力
として入力されるクロ。
り２２８，２２９，２３０によｆｉ ＦＩＦＯ４０２。
４０３．４０４に書込まれる。
フレームカウンタ２０１は、多重化後のクロック速度６
４ ｋＨｚのクロックツぞルス２３４にょシ駆動され、
１フレームのビット数（即ち２０ビツト）と同じ周期で
動作１．−（”いる。
４ ｋＨｚのクロックツぞルス２３４にょシ駆動され、
１フレームのビット数（即ち２０ビツト）と同じ周期で
動作１．−（”いる。
フレームカウンタ２０１の出力（第５図■） ハＲＯＭ
４０１のアドレス入力に供給されている。ＲＯＭ４０１
の記憶容量は２０ワード４ビツトの構成である。ＲＯＭ
４０１の出力２２４（第５図■）は３２ｋｂ／ｓのデ
ータのフレーム上の時間位置を示すパターン（即ちフレ
ーム内多重化時間位置指示信号）を発生している。同様
にＲＯＭ ４０１の出力２２５（第５図■）は１２．８
ｋｂ／ｓのデータのフレーム上の時間位置を示す・や
ターンを発生しＲＯＭ４０１の出力２２６（第５図■）
は６．４ ｋｂ／ｓのデータのフレーム上の時間位置を
示すパターンを発生している。
４０１のアドレス入力に供給されている。ＲＯＭ４０１
の記憶容量は２０ワード４ビツトの構成である。ＲＯＭ
４０１の出力２２４（第５図■）は３２ｋｂ／ｓのデ
ータのフレーム上の時間位置を示すパターン（即ちフレ
ーム内多重化時間位置指示信号）を発生している。同様
にＲＯＭ ４０１の出力２２５（第５図■）は１２．８
ｋｂ／ｓのデータのフレーム上の時間位置を示す・や
ターンを発生しＲＯＭ４０１の出力２２６（第５図■）
は６．４ ｋｂ／ｓのデータのフレーム上の時間位置を
示すパターンを発生している。
これらのＲＯＭ出力２２４，２２５，２２６はそれぞれ
ナンド回路４０５．４０６．４０７に接続されて７６４
ｋＨｚのクロック２３４との否定論理積が取られてい
る。ナンド回路４０５，４０６゜４０７の出力（第５図
の、■、■）は、 ＦＩＦＯ４０２，４０３，４０４の
読出クロック入力に接続され、ＦＩＦＯ４０２，４０３
，４０４のデータが読出される。ＦＩＦＯ４０２，４０
３，４０４から読出されたバースト状のデータ（第５図
■、■、■）と、 ＲＯＭ ４０１に記憶されている同
期信号ツクター重化データ（第３図■）が出力される。
ナンド回路４０５．４０６．４０７に接続されて７６４
ｋＨｚのクロック２３４との否定論理積が取られてい
る。ナンド回路４０５，４０６゜４０７の出力（第５図
の、■、■）は、 ＦＩＦＯ４０２，４０３，４０４の
読出クロック入力に接続され、ＦＩＦＯ４０２，４０３
，４０４のデータが読出される。ＦＩＦＯ４０２，４０
３，４０４から読出されたバースト状のデータ（第５図
■、■、■）と、 ＲＯＭ ４０１に記憶されている同
期信号ツクター重化データ（第３図■）が出力される。
以上の実施例は３つのデータ入力に対するデータ多重化
回路であるが、一般にＮ個のデータ入力に対応してＮ個
のＦＩＦＯ及びＮ個のナンド回路を使用し、 ＲＯＭ容
量を少なくとも（フレーム内ビット数ＸＮ十同期信号の
ビット数）ビットにし、オア回路の入力数をＮ＋１にし
、クロック発生回路の出力クロック数を必要とする入力
データのクロック速度の種類に対応する数に変更するこ
とにより。
回路であるが、一般にＮ個のデータ入力に対応してＮ個
のＦＩＦＯ及びＮ個のナンド回路を使用し、 ＲＯＭ容
量を少なくとも（フレーム内ビット数ＸＮ十同期信号の
ビット数）ビットにし、オア回路の入力数をＮ＋１にし
、クロック発生回路の出力クロック数を必要とする入力
データのクロック速度の種類に対応する数に変更するこ
とにより。
−膜化することが出来る。
以下に２本発明の詳細な説明する。
従来、データの多重化のため１つの入力データに対して
２つのシフトレジスタ（一般には２倍の記憶素子）を必
要としていたが１本発明では、２つのシフトレジスタの
代シに１つのＦＩＦＯを用いることによって多重化が可
能であシ、これに伴々つて２つのシフトレジスタ（記憶
素子）の切替のための関連回路が不要とな９１回路の単
純化及び使用集積回路チップ数の削減が可能となった。
２つのシフトレジスタ（一般には２倍の記憶素子）を必
要としていたが１本発明では、２つのシフトレジスタの
代シに１つのＦＩＦＯを用いることによって多重化が可
能であシ、これに伴々つて２つのシフトレジスタ（記憶
素子）の切替のための関連回路が不要とな９１回路の単
純化及び使用集積回路チップ数の削減が可能となった。
また。
従来、フレーム上のデータ多重化時間位置を決定するた
め、結線論理によ多構成したデコーダを用いていたが１
本発明では該デコーダをＲＯＭに置替えることによシ集
積回路チップ数の削減が可能となった。また、従来、デ
コーダの結線論理を変更することによシ行なっていた。
め、結線論理によ多構成したデコーダを用いていたが１
本発明では該デコーダをＲＯＭに置替えることによシ集
積回路チップ数の削減が可能となった。また、従来、デ
コーダの結線論理を変更することによシ行なっていた。
入力デー４数の変更、入力データのクロック速度の変更
、同期信号パターンの変更、さらにはフレーム内データ
の集中配置２分散配置の選択等のような、フレーム構成
の変更が１本発明ではＲＯＭのデータ内容の変更によシ
容易にかつ迅速に行なうことが出来る。
、同期信号パターンの変更、さらにはフレーム内データ
の集中配置２分散配置の選択等のような、フレーム構成
の変更が１本発明ではＲＯＭのデータ内容の変更によシ
容易にかつ迅速に行なうことが出来る。
本発明による。論理集積回路を使用した論理回路の単純
化、使用集積回路のチップ数の削減は。
化、使用集積回路のチップ数の削減は。
装置の小形化、低消費電力化、検査工数の減少。
コストダウンに大いに貢献する。
第１図は１時分割多重化フレーム構成を示した第２図は
、第１図のフレーム構成を実現するだめの従来のデータ
多重化回路のブロック図である。 第２図において、２ｏ１はフレームカウンタ。 ２０２はデコーダｊ２０３はスイッチ切替回路。 ２０４．２０５．２０６はアンド回路、２ｏ７はクロッ
ク発生回路、２０８〜２１３はシフトレジスタ、２１４
〜２２２は切替スイッチ、２２３はオア回路である。 第３図は、第２図における各部の波形を示すタイミング
図であシ、○で囲んだ符号は第３図と第２図とで１対１
に対応している。 第４図は本発明の一実施例に係るデータ多重化回路のブ
ロック図である。第４図において、２ｏ１はフレームカ
ウンタ、４ｏ１は読出専用メモリ（ＲＯＭ ） 、 ２
０３はりｏ、り発生回路、４０２〜４０４はファースト
・イン・ファースト・アウト。 メモリ（ＦＩＦＯ） 、 ４０５〜４０７はナン）４回
路。 ２２３はオア回路である。 第５図は、第４図の各部における波形を示すタイミング
図であシ、○で囲んだ符号は第５図と第４図とで１対１
に対応している。
、第１図のフレーム構成を実現するだめの従来のデータ
多重化回路のブロック図である。 第２図において、２ｏ１はフレームカウンタ。 ２０２はデコーダｊ２０３はスイッチ切替回路。 ２０４．２０５．２０６はアンド回路、２ｏ７はクロッ
ク発生回路、２０８〜２１３はシフトレジスタ、２１４
〜２２２は切替スイッチ、２２３はオア回路である。 第３図は、第２図における各部の波形を示すタイミング
図であシ、○で囲んだ符号は第３図と第２図とで１対１
に対応している。 第４図は本発明の一実施例に係るデータ多重化回路のブ
ロック図である。第４図において、２ｏ１はフレームカ
ウンタ、４ｏ１は読出専用メモリ（ＲＯＭ ） 、 ２
０３はりｏ、り発生回路、４０２〜４０４はファースト
・イン・ファースト・アウト。 メモリ（ＦＩＦＯ） 、 ４０５〜４０７はナン）４回
路。 ２２３はオア回路である。 第５図は、第４図の各部における波形を示すタイミング
図であシ、○で囲んだ符号は第５図と第４図とで１対１
に対応している。
Claims (1)
- 【特許請求の範囲】 １、複数のデータ信号を時分割多重化するデータ多重化
回路において、多重化後の出力データのクロック速度を
持つ第１のクロックパルスで駆動され、少なくとも多重
化フレームの１フレームのビット数の周期を持つフレー
ムカウンタと、該フレームカウンタの出力端子にアドレ
ス入力端子を接続され、前記複数のデータ信゛号に対応
した複数のフレーム内多重化時間位置指示信号と同期信
号・母ターンとを記憶し、少なくとも〔（１フレームの
ビット数）×（前記データ信号の数）＋（同期信号のビ
ット数）〕の容量をもつ続出専用メモリと。 前記複数のデニタ信号に対応して複数段けられ。 前記読出専用メモリからの対応するフレーム内多重化時
間位置指示信号と前記第１のクロックパルスとを受ける
ナンド回路と、前記第１のクロックパルスから、前記複
数のデータ信号のクロック速度に対応する複数の第２の
クロックパルスを発生するクロック発生回路と、前記複
数のデータ信号に対応して複数段けられ、対応するデー
タ信号をデータ入力端子に受け、対応する前記第２のク
ロック・ぐルスを書込クロック入力端子に受け、対応す
る前記ナンド回路の出力信号を続出クロック入力端子に
受ける。少なくともデータ信号の１フレーム中のビット
数と同一の記憶容量をもつファースト・イン・ファース
ト・アウト・メモリと、該複数のファースト・イン・フ
ァースト・アウト・メモリの出力信号と、前記続出専用
メモリからの同期信号パターンとを受けるオア回路とを
備え。 該オア回路の出力端子に多重化データが得られることを
特徴とするデータ多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6392682A JPS58181346A (ja) | 1982-04-19 | 1982-04-19 | デ−タ多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6392682A JPS58181346A (ja) | 1982-04-19 | 1982-04-19 | デ−タ多重化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58181346A true JPS58181346A (ja) | 1983-10-24 |
| JPS6347300B2 JPS6347300B2 (ja) | 1988-09-21 |
Family
ID=13243429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6392682A Granted JPS58181346A (ja) | 1982-04-19 | 1982-04-19 | デ−タ多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58181346A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214652A (ja) * | 1984-04-11 | 1985-10-26 | Nec Corp | 速度変換回路 |
| JPS61128643A (ja) * | 1984-11-27 | 1986-06-16 | Nec Corp | デイジタル多重変換回路 |
| JPS63228833A (ja) * | 1987-03-18 | 1988-09-22 | Nec Corp | マルチプレクサ−回路 |
| JPH01157137A (ja) * | 1987-09-03 | 1989-06-20 | Nec Corp | マルチプレクス用大規模集積回路 |
-
1982
- 1982-04-19 JP JP6392682A patent/JPS58181346A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214652A (ja) * | 1984-04-11 | 1985-10-26 | Nec Corp | 速度変換回路 |
| JPS61128643A (ja) * | 1984-11-27 | 1986-06-16 | Nec Corp | デイジタル多重変換回路 |
| JPS63228833A (ja) * | 1987-03-18 | 1988-09-22 | Nec Corp | マルチプレクサ−回路 |
| JPH01157137A (ja) * | 1987-09-03 | 1989-06-20 | Nec Corp | マルチプレクス用大規模集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347300B2 (ja) | 1988-09-21 |
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