JPS63228833A - マルチプレクサ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１時分割多重を行う多重化変復調装置に関する
。

〔従来の技術〕

第４図は、従来のマルチプレクサ−回路である。

直列のチャネルデータ２６は、チャネルデータ送信タイ
ミング２５によシ先入れ先出しレジスタ（ＦＩＦＯ）　
２８にロードされる。

一方、？−レイト微分ノ９ルスφ、３２（第２図参照）
で、パラレルロードされた選択信号３４゜３５．３６．
３７，３８．３９，４０及び４１は出力データの送信タ
イミング３３によシ並列直列変換し、シフトレジスタ３
０の入力クロックとなり、前述のＰＩＦｏ　２８の並列
出力をスリーステートバッファ４２に送フこむ。スリー
ステートバッファ４２の制御信号には、並列直列変換器
３１の出力が接続されておフ１選択信号の内容によりス
リーステートバッファ４２の出力ｒ−トが開閉して、チ
ャネルの出力データ４３を得る。

こうして得られた各チャネルの出力データをそれぞれワ
イヤードＯＲ’ｉとることによシ、多重化が実現する。

〔発明が解決しようとする問題点〕

上述のように、従来のマルチプレクサ−回路では、ソフ
トウェアもしくはハードウェアによりコード化された選
択信号を、並列直列変換器に与え。

スリーステートバッファの出力ｒ−トの開閉を行ってい
る。

このため、Ｎ個のチャネルで多重化を実現する場合、各
チャネルの並列直列変換器には、Ｎ個の７リツ！フロツ
プが必要で、全体ではＮ　個必要となり、ハードウェア
規模が大きくなるという欠点があった。

本発明の技術的課題は、この欠点全補うため。

全体の１／３全占めている並列直列変換器を削除し、同
等の機能を有し、かつコストの低いマルチブレフサ−回
路を実現することにある。

〔問題点を解決するための手段〕

本発明によれば、Ｎ個のチャネルのデータをそれぞれ格
納するＮ個の先入れ先出し機能を有する格納手段と、該
各格納手段内のデータを直列に送出するため、各々が該
谷格納手段に並列接続された計Ｎ個の７７トンソスタと
、各々が該もシフトレジスタの出力を制御する計Ｎ個の
スリーステートバッファと、前記Ｎ個のシフトレジスタ
及び前記Ｎ個のスリーステートバッファを制御するフロ
ックを生成する機能金有するＮチャネルに対して１つの
ＲＯＭとを有することを特徴とするマルチプレクサ−回
路が得られる。

すなわち２本発明では選択信号に応じたクロック’ｉ　
ＲＯＭより送出し、上記シフトレジスタとスリーステー
トバッファを各チャネル毎に独立制御し。

出力信号を得るものである。

〔実施例〕

次に２本発明の一実施例について９図面全参照して説明
する。

ここでは、第１図、第２図及び第３図に示すとおシ、チ
ャネルデータ２として、各々のチャネルに、　７２００
　ｂｐｓのチャネルＡ人力データ（１ゴ〒レイ）１４内
に３つのデータがある場合）１７と、２４００　ｂｐｓ
のチャネルＢ入力データ（１ボーレイト１４内に１つの
データがある場合）２１とを与えた時の時分割多重化を
説明する。

まず、１番目のチャネルに、チャネルＡ入力データ１４
が、先入れ先出しレジスタ（Ｆ’ＩＦＯ）　４に直列に
入力され、８ピツト毎（Ａｏ−Ａ７）格納される。ＦＩ
ＦＯ４に格納された入力データ１４は、チャネルデータ
送信タイミング１６を得て。

並列にシフトノジスタロにロードされる。

シフトレジスタ６は、後述するＲＯＭ　１０からの制御
信号１８を人力クロックとしてタイミングを取り、　Ｐ
ＩＦＯ４からの並列出力金、スリーステートバッファ７
に送り込む。

スリーステートバッファ７は同様に、　ＲＯＭ　１０か
らの制御信号１８を制御入力とし、チャネル人出力デー
タ１９を送り出す。

一方、第２のチャネルに入力されたチャネルＢ入力デー
タ２１も、同様に、第２のＦＩＦＯに格納され、チャネ
ルデータ送信タイミング２０で、並列に第２のシフトレ
ジスタにロードされる。シフトレジスタは、　ＲＯＭ　
１０からの制御信号２２でタイミングを取り、入力デー
タを第２のスリーステートバッファに送シ込む。

第２のスリーステートバッファは、同様の制御信号２２
を制御入力として、チャネルＢ出力データ２３を送り出
す。

ここで、　ＲＯＭ　１０は、複数のチャネルにそれぞれ
の制御信号（例えば、１８．２２）？、生成し。

各々のシフトレジスタ及びスリーステートバッファを制
御するものである。ＲＯＭ　１０　？ｌ′ｉ、　ｙ”コ
ードされていない選択信号１３を入力して９デコードす
る。デコードされた選択信号１３は、カウンタ１１によ
り送信タイミングを得て、制御信号として出力する。尚
１選択信号１３は、どのチャネルが、どの速度で、どう
いうビット割当てにするかを規定する情報であり　、　
ＲＯＭ　１０から出力された制御信号の数は、入力チャ
ネルデータの数に等しい。

尚、チャネルＡ及びＢの制御信号１８．２２の合成は、
　９６００　ｂｐｓの出力データ送信タイミング１５と
一致している。

即ち１本実施例をまとめて説明すれば、以下のとおシで
ある。まず、直列のチャネルデータ２はチャネルデータ
送信タイミング１によりＦＩＦＯ４にロードされる。

一万ｍ／ｆラレルロードされた選択信号１３は。

ＲＯＭ　１０によシブコードされ、カウンタ１１により
送出タイミングを得て、制御信号１８がシフトレジスタ
６の入力クロックとなり、前述のＦ　ＩｒＯ２の並列出
力を、スリーステートバッファ７に送りこむ。同様に、
スリーステートバッファ７にもＲＯＭの出力クロックで
ある制御信号１８が接続されており１選択信号１３の内
容により、スリーステートバッファ７の出力ｆ−）の開
閉を制御する。

こうして得られた各チャネルの出力データ１９゜２３を
それぞれワイヤードＯＲｔ−とることにより。

マルチプレクサ−の出力データ２４が得られ、多重化が
実現する。

〔発明の効果〕

以上説明したように１本発明によれば、各チャネル共同
−回路なので、どのチャネルでも任意のチャネル速度に
も対応ができる。

外付けＲＯＭでタイミングを発生させ、すべてのチャネ
ルに対して独立に制御信号を与えることにより、従来の
並列直列変換部のハードウェアの冗長性を解消すること
ができる。コスト面においても、ハードウェア規模の減
少で低価格のマルチプレクサ−回路を実現することが可
能である。

又、タイミング発生部がＲＯＭであるため拡張性・汎用
性に富み回路規模に応じて容易に変更できる効果もある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は第１図、第　図中のφ。〜φ２のタイミングチ
ャート、第３図は本発明の一般的タイミングチヤード、
第４図は従来のマルチプレクサ−回路のブロック図であ
る。 １・・・チャネルデータ送信タイミング、２・・・チャ
ネルデータ、３・・・ゴーレイトクロック微分ノクルス
φ２，４・・・先入れ先出しレジスタ（ＦＩＦＯ）　、
　５・・・？−レイトクロック微分パルスφ。、６・・
・シフトレジスタ、７・・・スリーステートバッファ、
１０・・・ＲＯＭ　、　１１・・・カウンタ、１２・・
・カウンタ駆動用クロック、１３・・・選択信号、１４
・・・デーレイトクロック（２４００ｂｐｓ　）、１５
・・・出力データ送信タイミング（９６００ｂｐｓ　）
　、　１６−・・チャネルデータ送信タイミング（７２
００ｂｐｓ　）、１７・・・チャネルＡの入力データ、
１８・・・チャネルＡの制御信号。 １９・・・チャネルＡの出力データ、２０・・・チャネ
ルデータ送信タイミング（２４００ｂｐｓ　）、２１・
・・チャネルＢの入力データ、２２・・・チャネルＢの
制御信号、２３・・・チャネルＢの出力データ、２４・
・・マルチプレクサ−の出力データ、２５・・・チャネ
ルデータ送信タイミング、２６・・・チャネルデータ。 ２７・・・？−レイトクロック微分ノ９ルスφ２ｊ２８
・・・先入れ先出しレジスタ（ＦＩＬ；’Ｏ）　、　２
９・・・ゴーレイトクロック微分パルスφ。、３０・・
・シフトレジスタ、３１・・・並列直列変換器、３２・
・・ゴーレイトクロック微分パルスφ１，３３・・・出
力データ送信タイミング、３４〜４１・・・選択信号、
４２・・・スリーステートバッファ、４３・・・チャネ
ルの出力データ。 第４図

Claims (1)

【特許請求の範囲】
1. １、Ｎ個のチャネルのデータをそれぞれ格納するＮ個の
   先入れ先出し機能を有する格納手段と、該各格納手段内
   のデータを直列に送出するため、各々が該各格納手段に
   並列接続された計Ｎ個のシフトレジスタと、各々が該各
   シフトレジスタの出力を制御する計Ｎ個のスリーステー
   トバッファと、前記Ｎ個のシフトレジスタ及び前記Ｎ個
   のスリーステートバッファを制御するフロックを生成す
   る機能を有するＮチャネルに対して１つのＲＯＭとを有
   することを特徴とするマルチプレクサー回路。