JPH04211509A - 一連のビット流周波数を２倍または１／ ２にする装置 - Google Patents
一連のビット流周波数を２倍または１／ ２にする装置Info
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- JPH04211509A JPH04211509A JP3011661A JP1166191A JPH04211509A JP H04211509 A JPH04211509 A JP H04211509A JP 3011661 A JP3011661 A JP 3011661A JP 1166191 A JP1166191 A JP 1166191A JP H04211509 A JPH04211509 A JP H04211509A
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- 239000000945 filler Substances 0.000 description 5
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は第１のクロック周波数で
入ってくる一連のビットの流れからなる各語を２倍の周
波数の語に変換し、残りの期間を充填ビットで埋めるよ
うな装置に関する。逆にまた本発明による装置は所定の
周波数で入ってくるビットの流れからこれらのビットの
半分を選び、そしてそれらを半分のビット周波数で伝達
する。第１図は８ビット語の場合にダブラーによって実
現される機能を示している。連続する語の流れの中の一
語ＤＦ を考える、ここでは各ビットｄ０…ｄ７はクロ
ック周波数Ｆで到着する、これから２倍のビット、ここ
では１６だが、を含む一語Ｄ２Ｆを得たいとすると、こ
こではビットはクロック周波数２Ｆで到着する。従って
その語Ｄ２Ｆはビットｄ０−ｄ７および充填ビットｒ０
−ｒ７を含むことになる。
入ってくる一連のビットの流れからなる各語を２倍の周
波数の語に変換し、残りの期間を充填ビットで埋めるよ
うな装置に関する。逆にまた本発明による装置は所定の
周波数で入ってくるビットの流れからこれらのビットの
半分を選び、そしてそれらを半分のビット周波数で伝達
する。第１図は８ビット語の場合にダブラーによって実
現される機能を示している。連続する語の流れの中の一
語ＤＦ を考える、ここでは各ビットｄ０…ｄ７はクロ
ック周波数Ｆで到着する、これから２倍のビット、ここ
では１６だが、を含む一語Ｄ２Ｆを得たいとすると、こ
こではビットはクロック周波数２Ｆで到着する。従って
その語Ｄ２Ｆはビットｄ０−ｄ７および充填ビットｒ０
−ｒ７を含むことになる。
【発明が解決しようとする課題】より高い精度で動作を
行うために語のビット数を２倍にすることがしばしば有
用である。この時一旦動作を終了した後は、８つの最も
重要なビットが語Ｄ２Ｆ中から再び取り出されそしてそ
れらは分割装置の中で再び語ＤＦ に変換される。本発
明の目的は一つの装置でダブラーとしてもあるいはディ
バイダーとしても動作可能な装置を提供することである
。
行うために語のビット数を２倍にすることがしばしば有
用である。この時一旦動作を終了した後は、８つの最も
重要なビットが語Ｄ２Ｆ中から再び取り出されそしてそ
れらは分割装置の中で再び語ＤＦ に変換される。本発
明の目的は一つの装置でダブラーとしてもあるいはディ
バイダーとしても動作可能な装置を提供することである
。
【課題を解決するための手段】この目的を達成するため
に本発明は、周波数Ｆで駆動される一連の第１の１ビッ
トレジスター；周波数２Ｆで駆動される第２のレジスタ
ー；第１のレジスターの最初のレジスターの入力端に接
続されかつまた第１のゲートを介して第２のレジスター
の入力端に接続されている内部線に接続されている入力
端子；第１のレジスターの２番目から終りまでの各々の
入力端に接続され先行するレジスターの出力、内部線あ
るいは第２のレジスターの出力を選択するための第１の
マルチプレクサー；その出力が装置の出力に対応しかつ
第１のレジスターの一番後のレジスターの出力、第２の
レジスターの出力あるいは充填ビットのいずれか１つを
選択する第２のマルチプレクサー；各第１のレジスター
の出力端と内部線間に設けられた第２の転送ゲート；お
よびこれら種々のゲートおよびマルチプレクサーを制御
するための手段を有する一連のビット周波数を２倍ある
いは１／２にするための装置を提供する。２倍化する動
作においては、第１のゲートは阻止されておりかつ入力
は第１のレジスターの最初のレジスターに常に与えられ
ており；各第１のマルチプレクサーは各第１のレジスタ
ーの出力を次の第１のレジスターに常に接続するように
構成されており；出力マルチプレクサーは一語の伝達時
間の最初の半分の期間中一連の充填ビットを次に第２の
レジスターの一連の出力を交互に供給するように制御さ
れ；そして各第２の転送ゲートは最後のゲートが先ず最
初に１度導通され以下のゲートは連続して２度導通され
かつ最初のゲートは一度だけ導通されるように駆動され
る。１／２か動作においては、第１のゲートは入力端子
を２倍周波数レジスターの入力端に常に接続するよう構
成されており；第２のゲートは阻止されており；第１の
レジスターの最後のレジスターの出力は出力マルチプレ
クサーを介して出力端子に常に接続されており；および
第１のマルチプレクサーはそれらの入力の１つを所定の
順序で各第１のレジスターに送るように順次制御される
。本発明の上に述べたおよびその他の目的、特徴および
効果は添付した図面に示した望ましい実施例についての
以下の詳細な説明から明らかになるはずである。
に本発明は、周波数Ｆで駆動される一連の第１の１ビッ
トレジスター；周波数２Ｆで駆動される第２のレジスタ
ー；第１のレジスターの最初のレジスターの入力端に接
続されかつまた第１のゲートを介して第２のレジスター
の入力端に接続されている内部線に接続されている入力
端子；第１のレジスターの２番目から終りまでの各々の
入力端に接続され先行するレジスターの出力、内部線あ
るいは第２のレジスターの出力を選択するための第１の
マルチプレクサー；その出力が装置の出力に対応しかつ
第１のレジスターの一番後のレジスターの出力、第２の
レジスターの出力あるいは充填ビットのいずれか１つを
選択する第２のマルチプレクサー；各第１のレジスター
の出力端と内部線間に設けられた第２の転送ゲート；お
よびこれら種々のゲートおよびマルチプレクサーを制御
するための手段を有する一連のビット周波数を２倍ある
いは１／２にするための装置を提供する。２倍化する動
作においては、第１のゲートは阻止されておりかつ入力
は第１のレジスターの最初のレジスターに常に与えられ
ており；各第１のマルチプレクサーは各第１のレジスタ
ーの出力を次の第１のレジスターに常に接続するように
構成されており；出力マルチプレクサーは一語の伝達時
間の最初の半分の期間中一連の充填ビットを次に第２の
レジスターの一連の出力を交互に供給するように制御さ
れ；そして各第２の転送ゲートは最後のゲートが先ず最
初に１度導通され以下のゲートは連続して２度導通され
かつ最初のゲートは一度だけ導通されるように駆動され
る。１／２か動作においては、第１のゲートは入力端子
を２倍周波数レジスターの入力端に常に接続するよう構
成されており；第２のゲートは阻止されており；第１の
レジスターの最後のレジスターの出力は出力マルチプレ
クサーを介して出力端子に常に接続されており；および
第１のマルチプレクサーはそれらの入力の１つを所定の
順序で各第１のレジスターに送るように順次制御される
。本発明の上に述べたおよびその他の目的、特徴および
効果は添付した図面に示した望ましい実施例についての
以下の詳細な説明から明らかになるはずである。
【実施例】以下の説明においては、８ビット語を処理す
る装置を取り上げる。しかし本発明は処理される語のビ
ット数に係らずより一般化して適応可能であることは明
らかであろう。図２は本発明による装置の全体図を示す
。この装置は周波数Ｆで動作する５つのレジスターＲ４
−Ｒ０および周波数２Ｆで動作するレジスターＲを含ん
でいる。レジスターＲ４は回路の入力端子ＩＮに接続さ
れている。レジスターＲ３，Ｒ２，Ｒ１およびＲ０はマ
ルチプレクサーＭ４，Ｍ３，Ｍ２およびＭ１の出力端に
接続されており、これらマルチプレクサーは３つの入力
のうちの１つすなわち内部線Ｌ、あるいは先攻するレジ
スターの出力あるいはさらにレジスターＲの出力の１つ
を選択できるように構成されている。内部線Ｌはレジス
ターＲの入力端に接続されておりかつゲートＴ５を介し
て端子ＩＮあるいはゲートＴ４−Ｔ０を介してレジスタ
ーＲ４−Ｒ０の１つの出力端から入力を受け取ることが
できる。マルチプレクサーＭはレジスターＲの出力、レ
ジスターＲ０の出力あるいはさらに充填ビットｒのいず
れか１つをその回路の出力として供給する。ゲートＴ０
−Ｔ５は具体的には３状態バッファーであり、すなわち
これらの装置はそれらの出力端（内部線Ｌに対して）か
ら入力信号のバッファー付き再生信号あるいはイネーブ
ル信号によるＯＮ状態のいずれか一つを供給することが
できる。 ダブラー ダブラーとしてのこの回路の動作を図３および図５によ
って以下に説明する。図３では常に閉じているゲートは
簡単な短絡回路によって置き換えられ、および常に開い
ているゲートは取り除かれている点を除いては図２と同
様である。同様に、同じ入力端に常に向けられているマ
ルチプレクサーは短絡回路に置き換えられている。図３
の構成において、マルチプレクサーＭ１−Ｍ４はそれら
に先行しているレジスターの出力を引き続いて選択して
おり、すなわちデータは従来のシフトレジスターを構成
しているレジスターＲ４−Ｒ０に連続して伝えられてお
りかつゲートＴ５は常に阻止されている。ビットｄ０
−ｄ７ を含む１データ語が図３の回路によって変換さ
れる方法を以下に説明する。図５において、ｔ１，ｔ２
，ｔ３…は周波数２Ｆのクロック周期に対応する連続す
る時間を示している。具体的には任意の時間を基準にし
てこれに続く時間がクロック周期２Ｆに関連づけられて
いる。時間ｔ１の時、第１のビットｄ０が入力端ＩＮに
到着する時間ｔ３で、これはレジスターＲ４に移される
。 時間ｔ４で、マルチプレクサーＭはその充填ビット入力
端に接続されそして一連の充填ビット、例えば０、がそ
の出力端ＯＵＴに与えられる。それから、入力ビットは
レジスターＲ４−Ｒ０中をクロック周波数Ｆで規則的に
シフトされる。従って時間ｔ１１でレジスターＲ４−Ｒ
０はビットｄ４−ｄ０をそれぞれ含むことになる。この
時から、低速度レジスターＲ４−Ｒ０からレジスターＲ
およびマルチプレクサーＭの出力端ＯＵＴに向けて転送
が始まる。時間ｔ１１でゲートＴ０が閉じられレジスタ
ーＲ０の内容物ｄ０が内部線Ｌおよび２倍周波数レジス
ターＲに向けて転送される。同時に、マルチプレクサー
ＭはレジスターＲの出力を端子ＯＵＴに向けるように制
御される。時間ｔ１２において、転送ゲートＴ１が閉じ
られかつレジスターＲ１の内容物がラインＬに向けて転
送される。時間ｔ１３において、レジスターＲ１はデー
タｄ２を受け取りそれはゲートＴ１の新たな閉成によっ
てラインＬ、レジスターＲおよび出力端に向けて即座に
転送される。かくして転送ゲートＴ０，Ｔ１およびＴ１
は上に述べたようにそれから転送ゲートＴ２，Ｔ２，Ｔ
３，Ｔ３およびＴ４がシーケンスに従って閉じられそし
て図５に示すように、時間ｔ１８でビットｄ７が出力端
に向けて転送される。時間ｔ１９からは時間ｔ１７で入
力端ＩＮに到着していた次の語の最初のビットをレジス
ターＲ４が受け入れ得る状態にあることが図から解る。 上の例においては充填ビットは一貫して０であった。し
かし一貫して１を使うこともできるしあるいはまたビッ
ト符号を引き延ばすことすなわちそれが与えられてたと
き、一般的にデータ語の最も重要なビットである符号ビ
ットを充填ビットの全期間中に渡って繰り返すこともま
た可能である。 同様に所定の語あるいはもう１つのデータ流からの語を
挿入することも可能である。また一方図５に示した例で
は、充填ビットはデータビット語の前に設けられている
。しかしこの装置はシーケンスに従って動作するので、
これとは逆に２倍周波数語中に先ずデータビットを次に
充填ビットを設けることもまた可能である。 ディバイダー 図４および図６は本発明の装置がビット周波数の１／２
ディバイダーとして使用されている場合を示している。 この場合において、ゲートＴ５は常に増巾器として動作
しており、またゲートＴ０−Ｔ４は常に開かれている。 かくして入力ＩＮは常にレジスターＲに与えられている
。レジスターＲ４は動作しない。レジスターＲの出力は
レジスターＲ３−Ｒ０の内の１つの入力端に選択的に接
続可能であり同様に内部線Ｌもレジスターの内の１つの
入力端に接続可能であり、またレジスターＲ２−Ｒ０は
それに加えて先行するレジスターの出力を受けることが
できるように構成されている。マルチプレクサーＭはそ
の出力端ＯＵＴにレジスターＲ０の出力を与える。この
回路によって、マルチプレクサーＭ４−Ｍ１を適切に選
択することによってかくレジスターＲ２−Ｒ０中に先行
するレジスターの内容物、レジスターＲの出力あるいは
さらに内部線Ｌの内容物を導入することが可能であるこ
とが解るであろう。先ず周波数２Ｆの１６ビット入力語
は廃棄される予定の連続するビットｒ０ −ｒ７ およ
びそれに続く半分の周波数で伝達される予定のビットＤ
０−Ｄ７を含むとすると、その入力部は先ず時間ｔ０お
よびｔ９間ではレジスターＲの出力端とレジスターＲ３
−Ｒ０間の伝達はブロックされそしてレジスターＲの出
力は失われる。時間ｔ９の時ビットｄ０は入力端ＩＮに
到着しそれは内部線ＬからマルチプレクサーＭ１を介し
てレジスターＲ０に直接伝達されそして出力端に与えら
れる。時間ｔ１０においてビットＤ１が到着しそれはレ
ジスターＲに与えられる。時間ｔ１１でビットＤ２が到
着しそしてマルチプレクサーＭ２を介してレジスターＲ
１に直接伝達される、一方レジスターＲに含まれていた
ビットＤ１はレジスターＲ０に伝達されそして出力端に
供給される。時間ｔ１２においてビットＤ３が到着しそ
してそれはレジスターＲに供給される。時間ｔ１３にお
いてビットＤ４が到着する。そしてそれはレジスターＲ
にまたマルチプレクサーＭ３を介してレジスターＲ２に
送られる、一方レジスターＲに含まれているビットＤ３
はレジスターＲ１に送られる。それと同時に、マルチプ
レクサーＭ１はレジスターＲ１の内容物をレジスターＲ
０に伝達し、かつそこから出力端に伝える。時間ｔ１４
において、ビットＤ５が到着しそしてそれはレジスター
Ｒに送られる。時間ｔ１５においてビットＤ６が到着し
、そしてそれはマルチプレクサーＭ４を介してレジスタ
ーＲ３に送られる一方レジスターＲに含まれているビッ
トＤ５はマルチプレクサーＭ３を介してレジスターＲ２
に送られそして一方マルチプレクサーＭ２およびＭ１は
レジスターＲ２に含まれているビットＤ４をレジスター
Ｒ１におよびレジスターＲ１に含まれているビットＤ３
をレジスターＲ０にそうして出力端にそれぞれ確実に伝
達する。時間ｔ１６において語の最後のビットＤ７が到
着しそれはレジスターＲに伝達される。時間ｔ１７から
はレジスターＲの内容物Ｄ７がレジスターＲ３に送られ
一方レジスターＲ３，Ｒ２およびＲ１の内容物はレジス
ターＲ２，Ｒ１およびＲ０にシフトされる。レジスター
Ｒ３，Ｒ２，Ｒ１およびＲ０を次々にシフトすることに
よってビットＤ４，Ｄ５，Ｄ６，Ｄ７はかくして出力端
で順々に得られる。以上述べたビットの流れおよび図６
の時間ｔ１０および時間ｔ２４間のレジスターＲ０一連
の内容物を再び考慮するとビットＤ０−Ｄ７が周波数Ｆ
で有効に送り出されたことが解るであろう。簡単にする
ために、ここでは１つの具体的な１６ビット語の場合を
検討してきた。しかしこの１６ビット語は一連の語の一
部でありかつ同様な動作が各語について待ち時間無しで
規則的に繰り返されるということは明らかであろう。図
６の矢印は問題の語の処理中に先行するおよび次に来る
語について成された転送を示している。もちろん、以上
は本発明の概略例示的な実施例についての説明である、
当業者は集積回路技術、例えばＣＭＯＳ技術を使ってマ
ルチプレクサー、転送ゲートおよび単セル型レジスター
を実現することができるであろう。他方、システムの動
作は転送ゲートおよびマルチプレクサーに加えられねば
ならない制御信号のシーケンスを示すことによって説明
された。これらの機能を実現し、かつこれらの連続的な
制御信号を与える論理回路の構成は当業者にとっては簡
単なことである、すなわち当業者はメモリーあるいはプ
ログラム可能な論理アレー中の種々の構成要素に適用さ
れる制御シーケンスを公知の方法で事前に記憶させてお
けばよい。２倍にされるデータの数がＮの時、このＮが
偶数ならば必要なレジスターの数は２＋（Ｎ／２）とな
りＮが奇数の場合には２＋［（Ｎ−１）／２］ となる
ことが計算から解る。
る装置を取り上げる。しかし本発明は処理される語のビ
ット数に係らずより一般化して適応可能であることは明
らかであろう。図２は本発明による装置の全体図を示す
。この装置は周波数Ｆで動作する５つのレジスターＲ４
−Ｒ０および周波数２Ｆで動作するレジスターＲを含ん
でいる。レジスターＲ４は回路の入力端子ＩＮに接続さ
れている。レジスターＲ３，Ｒ２，Ｒ１およびＲ０はマ
ルチプレクサーＭ４，Ｍ３，Ｍ２およびＭ１の出力端に
接続されており、これらマルチプレクサーは３つの入力
のうちの１つすなわち内部線Ｌ、あるいは先攻するレジ
スターの出力あるいはさらにレジスターＲの出力の１つ
を選択できるように構成されている。内部線Ｌはレジス
ターＲの入力端に接続されておりかつゲートＴ５を介し
て端子ＩＮあるいはゲートＴ４−Ｔ０を介してレジスタ
ーＲ４−Ｒ０の１つの出力端から入力を受け取ることが
できる。マルチプレクサーＭはレジスターＲの出力、レ
ジスターＲ０の出力あるいはさらに充填ビットｒのいず
れか１つをその回路の出力として供給する。ゲートＴ０
−Ｔ５は具体的には３状態バッファーであり、すなわち
これらの装置はそれらの出力端（内部線Ｌに対して）か
ら入力信号のバッファー付き再生信号あるいはイネーブ
ル信号によるＯＮ状態のいずれか一つを供給することが
できる。 ダブラー ダブラーとしてのこの回路の動作を図３および図５によ
って以下に説明する。図３では常に閉じているゲートは
簡単な短絡回路によって置き換えられ、および常に開い
ているゲートは取り除かれている点を除いては図２と同
様である。同様に、同じ入力端に常に向けられているマ
ルチプレクサーは短絡回路に置き換えられている。図３
の構成において、マルチプレクサーＭ１−Ｍ４はそれら
に先行しているレジスターの出力を引き続いて選択して
おり、すなわちデータは従来のシフトレジスターを構成
しているレジスターＲ４−Ｒ０に連続して伝えられてお
りかつゲートＴ５は常に阻止されている。ビットｄ０
−ｄ７ を含む１データ語が図３の回路によって変換さ
れる方法を以下に説明する。図５において、ｔ１，ｔ２
，ｔ３…は周波数２Ｆのクロック周期に対応する連続す
る時間を示している。具体的には任意の時間を基準にし
てこれに続く時間がクロック周期２Ｆに関連づけられて
いる。時間ｔ１の時、第１のビットｄ０が入力端ＩＮに
到着する時間ｔ３で、これはレジスターＲ４に移される
。 時間ｔ４で、マルチプレクサーＭはその充填ビット入力
端に接続されそして一連の充填ビット、例えば０、がそ
の出力端ＯＵＴに与えられる。それから、入力ビットは
レジスターＲ４−Ｒ０中をクロック周波数Ｆで規則的に
シフトされる。従って時間ｔ１１でレジスターＲ４−Ｒ
０はビットｄ４−ｄ０をそれぞれ含むことになる。この
時から、低速度レジスターＲ４−Ｒ０からレジスターＲ
およびマルチプレクサーＭの出力端ＯＵＴに向けて転送
が始まる。時間ｔ１１でゲートＴ０が閉じられレジスタ
ーＲ０の内容物ｄ０が内部線Ｌおよび２倍周波数レジス
ターＲに向けて転送される。同時に、マルチプレクサー
ＭはレジスターＲの出力を端子ＯＵＴに向けるように制
御される。時間ｔ１２において、転送ゲートＴ１が閉じ
られかつレジスターＲ１の内容物がラインＬに向けて転
送される。時間ｔ１３において、レジスターＲ１はデー
タｄ２を受け取りそれはゲートＴ１の新たな閉成によっ
てラインＬ、レジスターＲおよび出力端に向けて即座に
転送される。かくして転送ゲートＴ０，Ｔ１およびＴ１
は上に述べたようにそれから転送ゲートＴ２，Ｔ２，Ｔ
３，Ｔ３およびＴ４がシーケンスに従って閉じられそし
て図５に示すように、時間ｔ１８でビットｄ７が出力端
に向けて転送される。時間ｔ１９からは時間ｔ１７で入
力端ＩＮに到着していた次の語の最初のビットをレジス
ターＲ４が受け入れ得る状態にあることが図から解る。 上の例においては充填ビットは一貫して０であった。し
かし一貫して１を使うこともできるしあるいはまたビッ
ト符号を引き延ばすことすなわちそれが与えられてたと
き、一般的にデータ語の最も重要なビットである符号ビ
ットを充填ビットの全期間中に渡って繰り返すこともま
た可能である。 同様に所定の語あるいはもう１つのデータ流からの語を
挿入することも可能である。また一方図５に示した例で
は、充填ビットはデータビット語の前に設けられている
。しかしこの装置はシーケンスに従って動作するので、
これとは逆に２倍周波数語中に先ずデータビットを次に
充填ビットを設けることもまた可能である。 ディバイダー 図４および図６は本発明の装置がビット周波数の１／２
ディバイダーとして使用されている場合を示している。 この場合において、ゲートＴ５は常に増巾器として動作
しており、またゲートＴ０−Ｔ４は常に開かれている。 かくして入力ＩＮは常にレジスターＲに与えられている
。レジスターＲ４は動作しない。レジスターＲの出力は
レジスターＲ３−Ｒ０の内の１つの入力端に選択的に接
続可能であり同様に内部線Ｌもレジスターの内の１つの
入力端に接続可能であり、またレジスターＲ２−Ｒ０は
それに加えて先行するレジスターの出力を受けることが
できるように構成されている。マルチプレクサーＭはそ
の出力端ＯＵＴにレジスターＲ０の出力を与える。この
回路によって、マルチプレクサーＭ４−Ｍ１を適切に選
択することによってかくレジスターＲ２−Ｒ０中に先行
するレジスターの内容物、レジスターＲの出力あるいは
さらに内部線Ｌの内容物を導入することが可能であるこ
とが解るであろう。先ず周波数２Ｆの１６ビット入力語
は廃棄される予定の連続するビットｒ０ −ｒ７ およ
びそれに続く半分の周波数で伝達される予定のビットＤ
０−Ｄ７を含むとすると、その入力部は先ず時間ｔ０お
よびｔ９間ではレジスターＲの出力端とレジスターＲ３
−Ｒ０間の伝達はブロックされそしてレジスターＲの出
力は失われる。時間ｔ９の時ビットｄ０は入力端ＩＮに
到着しそれは内部線ＬからマルチプレクサーＭ１を介し
てレジスターＲ０に直接伝達されそして出力端に与えら
れる。時間ｔ１０においてビットＤ１が到着しそれはレ
ジスターＲに与えられる。時間ｔ１１でビットＤ２が到
着しそしてマルチプレクサーＭ２を介してレジスターＲ
１に直接伝達される、一方レジスターＲに含まれていた
ビットＤ１はレジスターＲ０に伝達されそして出力端に
供給される。時間ｔ１２においてビットＤ３が到着しそ
してそれはレジスターＲに供給される。時間ｔ１３にお
いてビットＤ４が到着する。そしてそれはレジスターＲ
にまたマルチプレクサーＭ３を介してレジスターＲ２に
送られる、一方レジスターＲに含まれているビットＤ３
はレジスターＲ１に送られる。それと同時に、マルチプ
レクサーＭ１はレジスターＲ１の内容物をレジスターＲ
０に伝達し、かつそこから出力端に伝える。時間ｔ１４
において、ビットＤ５が到着しそしてそれはレジスター
Ｒに送られる。時間ｔ１５においてビットＤ６が到着し
、そしてそれはマルチプレクサーＭ４を介してレジスタ
ーＲ３に送られる一方レジスターＲに含まれているビッ
トＤ５はマルチプレクサーＭ３を介してレジスターＲ２
に送られそして一方マルチプレクサーＭ２およびＭ１は
レジスターＲ２に含まれているビットＤ４をレジスター
Ｒ１におよびレジスターＲ１に含まれているビットＤ３
をレジスターＲ０にそうして出力端にそれぞれ確実に伝
達する。時間ｔ１６において語の最後のビットＤ７が到
着しそれはレジスターＲに伝達される。時間ｔ１７から
はレジスターＲの内容物Ｄ７がレジスターＲ３に送られ
一方レジスターＲ３，Ｒ２およびＲ１の内容物はレジス
ターＲ２，Ｒ１およびＲ０にシフトされる。レジスター
Ｒ３，Ｒ２，Ｒ１およびＲ０を次々にシフトすることに
よってビットＤ４，Ｄ５，Ｄ６，Ｄ７はかくして出力端
で順々に得られる。以上述べたビットの流れおよび図６
の時間ｔ１０および時間ｔ２４間のレジスターＲ０一連
の内容物を再び考慮するとビットＤ０−Ｄ７が周波数Ｆ
で有効に送り出されたことが解るであろう。簡単にする
ために、ここでは１つの具体的な１６ビット語の場合を
検討してきた。しかしこの１６ビット語は一連の語の一
部でありかつ同様な動作が各語について待ち時間無しで
規則的に繰り返されるということは明らかであろう。図
６の矢印は問題の語の処理中に先行するおよび次に来る
語について成された転送を示している。もちろん、以上
は本発明の概略例示的な実施例についての説明である、
当業者は集積回路技術、例えばＣＭＯＳ技術を使ってマ
ルチプレクサー、転送ゲートおよび単セル型レジスター
を実現することができるであろう。他方、システムの動
作は転送ゲートおよびマルチプレクサーに加えられねば
ならない制御信号のシーケンスを示すことによって説明
された。これらの機能を実現し、かつこれらの連続的な
制御信号を与える論理回路の構成は当業者にとっては簡
単なことである、すなわち当業者はメモリーあるいはプ
ログラム可能な論理アレー中の種々の構成要素に適用さ
れる制御シーケンスを公知の方法で事前に記憶させてお
けばよい。２倍にされるデータの数がＮの時、このＮが
偶数ならば必要なレジスターの数は２＋（Ｎ／２）とな
りＮが奇数の場合には２＋［（Ｎ−１）／２］ となる
ことが計算から解る。
【発明の効果】本発明の効果の中で、以上述べた装置は
その制御モードに従ってディバイダーとしてもあるいは
ダブラーとしても動作可能であるという効果を示しかつ
本装置はデータビットの数の関数として全モジュール化
できるのでさらに簡単に構成することができるというこ
とが理解されるであろう。
その制御モードに従ってディバイダーとしてもあるいは
ダブラーとしても動作可能であるという効果を示しかつ
本装置はデータビットの数の関数として全モジュール化
できるのでさらに簡単に構成することができるというこ
とが理解されるであろう。
【図１】本発明の装置が達成することをねらっている機
能を示す図である。
能を示す図である。
【図２】本発明による装置の実施例を概略的に示す図で
ある。
ある。
【図３】ダブラーとして動作している図２の装置を示す
図である。
図である。
【図４】ディバイダーとして動作している図２の装置を
示す図である。
示す図である。
【図５】ダブラーとして動作している本発明による装置
の動作を説明するために作成されたタイミング図である
。
の動作を説明するために作成されたタイミング図である
。
【図６】ディバイダーの動作するタイミング図である。
Ｒ４−Ｒ０ 周波数Ｆで動作する第１の１ビットレジ
スター Ｒ 周波数２Ｆで動作する第２のレジスターＴ５
第１のゲート Ｍ４−Ｍ１ 第１のマルチプレクサーＭ 第２のマ
ルチプレクサー Ｔ４−Ｔ０ 第２の転送ゲート
スター Ｒ 周波数２Ｆで動作する第２のレジスターＴ５
第１のゲート Ｍ４−Ｍ１ 第１のマルチプレクサーＭ 第２のマ
ルチプレクサー Ｔ４−Ｔ０ 第２の転送ゲート
Claims (3)
- 【請求項１】 周波数Ｆで駆動される一連の第１の１
ビットレジスター（Ｒ４−Ｒ０）、周波数２Ｆで駆動さ
れる第２のレジスター（Ｒ）、上記第１のレジスター中
の最初のレジスター（Ｒ４）の入力部に接続されかつ、
第１のゲート（Ｔ５）を介して、上記第２のレジスター
の入力部に接続されている内部線（Ｌ）に接続されてい
る入力端（ＩＮ）、上記第１のレジスターのそれぞれ（
Ｒ３−Ｒ０）の入力部にそれぞれ接続され先攻するレジ
スターの出力、上記内部線あるいは上記第２のレジスタ
ーの出力のいづれか１つを選択する第１のマルチプレク
サー（Ｍ４−Ｍ１）、その出力が装置の出力に対応しか
つ上記第１のレジスター中の最後のレジスター（Ｒ０）
の出力、第２のレジスターの出力あるいは充填用ビット
のいづれか１つを選択する第２のマルチプレクサー（Ｍ
）、各２第１のレジスターの出力部と上記内部線間に設
けられた第２の転送ゲート（Ｔ４−Ｔ０）、および上記
種々のゲートおよびマルチプレクサーを制御するための
手段を有する一連のビットの周波数を２倍あるいは１／
２にするための装置。 - 【請求項２】 上記第１のゲート（Ｔ５）は阻止され
ておりかつ入力は上記第１のレジスター中の最初のレジ
スター（Ｒ４）に常に与えられており、各第１のマルチ
プレクサー（Ｍ４−Ｍ１）は各第１のレジスターの出力
を次の第１のレジスターに常に接続するように構成され
おり、上記第２のマルチプレクサー（Ｍ）は一語の伝送
期間の最初の半分の期間中一連の充填ビットを次に上記
第２のレジスター（Ｒ）の一連の出力を交互に供給する
ように制御されおよび各第２の転送ゲート（Ｔ４−Ｔ０
）は上記第２のゲート中の最後のゲート（Ｔ０）が最初
に一度導通し、上記第２のゲート中のそれに続くゲート
が引き続いて２度導通されかつ上記第２のゲート中の最
初のゲートは一度導通されるように駆動されるダブラー
として接続された請求項１に記載の装置。 - 【請求項３】 上記第１のゲート（Ｔ５）は入力端子
（ＩＮ）を上記第２のレジスター（Ｒ）の入力部に常に
接続するように構成されており、第２のゲート（Ｔ４−
Ｔ０）は阻止されており、上記第１のレジスター中の最
後のレジスター（Ｒ０）の出力は上記第２のマルチプレ
クサー（Ｍ）を介して出力端子（ＯＵＴ）に常に接続さ
れておりかつ上記第１のマルチプレクサー（Ｍ４−Ｍ１
）はそれらの入力の１つを所定の順序で各第１のレジス
ター（Ｒ３−Ｒ０）に送るように順次制御されるディバ
イダーとして接続された請求項１に記載の装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| FR9000403A FR2656964B1 (fr) | 1990-01-09 | 1990-01-09 | Doubleur/diviseur d'un flux de bits serie. |
| FR9000403 | 1990-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211509A true JPH04211509A (ja) | 1992-08-03 |
| JP3064435B2 JP3064435B2 (ja) | 2000-07-12 |
Family
ID=9392773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011661A Expired - Fee Related JP3064435B2 (ja) | 1990-01-09 | 1991-01-09 | 一連のビット流周波数を２倍または１／ ２にする装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3064435B2 (ja) |
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| FR (1) | FR2656964B1 (ja) |
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| KR100594317B1 (ko) * | 2005-01-28 | 2006-06-30 | 삼성전자주식회사 | 소비전력이 적은 쉬프트 레지스터 및 상기 쉬프트레지스터의 동작방법 |
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| JPS5151248A (en) * | 1974-10-31 | 1976-05-06 | Fujitsu Ltd | Shingotensohoshiki |
| US3992612A (en) * | 1975-10-14 | 1976-11-16 | The United States Of America As Represented By The Secretary Of The Army | Rate multiplier |
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-
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- 1991-01-07 US US07/637,920 patent/US5111488A/en not_active Ceased
- 1991-01-07 EP EP91420004A patent/EP0437410B1/fr not_active Expired - Lifetime
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-
1994
- 1994-05-05 US US08/238,822 patent/USRE35254E/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| USRE35254E (en) | 1996-05-28 |
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