JPS59108421A - シリアル・パラレル変換方式 - Google Patents
シリアル・パラレル変換方式Info
- Publication number
- JPS59108421A JPS59108421A JP57219011A JP21901182A JPS59108421A JP S59108421 A JPS59108421 A JP S59108421A JP 57219011 A JP57219011 A JP 57219011A JP 21901182 A JP21901182 A JP 21901182A JP S59108421 A JPS59108421 A JP S59108421A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- serial
- clock
- parallel
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分卦
本発明はシリアルデータをパラレルデータＫＳＩタロン
ク肯期にｎヒツト構成のシリアル・パラレル変換回路と
１／ｎ分同にてデータをラッチするランチ回路とからな
る変換回路におけるシリアル・ノ（ラレル袈換方式の改
繕に関するものである。
ク肯期にｎヒツト構成のシリアル・パラレル変換回路と
１／ｎ分同にてデータをラッチするランチ回路とからな
る変換回路におけるシリアル・ノ（ラレル袈換方式の改
繕に関するものである。
（１）） 従来技術と間組点
ｎヒツト構成から々るシリアルデータをパラレルデータ
に変換するのにけ在米％１図に示す回路が一般に用いら
れている。図において、１は変換回路（ＩＣ）、２はラ
ッチ回路（ＩＣ）、３は１／ｎ分周回路である。シリア
ルデータとタロツクかＩＣ回路１に入力されタロツク筒
期ことにｎヒツト構成からなるシリアルデータＡがＩＣ
回路１にてパラレルに変換される。このヲータは１／ｎ
分箇回路３の出力にて１０回路２にランチされる。とこ
ろがこの方式ではタロツクが速くなりＩＣ回路２がデー
タをとり込むのに必要なセットアツプ時間とデータを取
込むのに必要な保持時間との時同和即ちデータを取込む
ときデータが安定していなければならない時−Ｊ、換色
すればＩＣ回路２を作動させるの方が小さくなる程タロ
ツクが速くなると、ランチ動作が行われずシリアル・パ
ラレル変換が不可能となる欠点があった３、 （０） 発明の目的 本発明は上記従来の欠点に鑑み、クロックの速さに影響
されることのないシリアル・パラレル変換方式を捉併す
ることを１的とするものである。 。
に変換するのにけ在米％１図に示す回路が一般に用いら
れている。図において、１は変換回路（ＩＣ）、２はラ
ッチ回路（ＩＣ）、３は１／ｎ分周回路である。シリア
ルデータとタロツクかＩＣ回路１に入力されタロツク筒
期ことにｎヒツト構成からなるシリアルデータＡがＩＣ
回路１にてパラレルに変換される。このヲータは１／ｎ
分箇回路３の出力にて１０回路２にランチされる。とこ
ろがこの方式ではタロツクが速くなりＩＣ回路２がデー
タをとり込むのに必要なセットアツプ時間とデータを取
込むのに必要な保持時間との時同和即ちデータを取込む
ときデータが安定していなければならない時−Ｊ、換色
すればＩＣ回路２を作動させるの方が小さくなる程タロ
ツクが速くなると、ランチ動作が行われずシリアル・パ
ラレル変換が不可能となる欠点があった３、 （０） 発明の目的 本発明は上記従来の欠点に鑑み、クロックの速さに影響
されることのないシリアル・パラレル変換方式を捉併す
ることを１的とするものである。 。
（ｄ） 発明の構成
ｎビット構成からなるデータをシリアル・パラレル変換
する変換回路と前期データに同期したクロックを分向す
る分向回路とランチ回路とから構成され＋ ｎｉｆ記褒
挾同先出力を前記分向回路出力によってラッチ回路にラ
ンチするシリアル・パラレル変換方式において、前記変
換回路とランチ回路とをそれぞれｍ個づつ設けるととも
に、前記クロックを分向しｎ７ｍのタロツクを作成し、
制御を行うクロンク！１１御回路を備え該タロツク制御
回路出力によって時分割的に該ランチ回路により変換回
路出力をランチすることを特徴とするものである。
する変換回路と前期データに同期したクロックを分向す
る分向回路とランチ回路とから構成され＋ ｎｉｆ記褒
挾同先出力を前記分向回路出力によってラッチ回路にラ
ンチするシリアル・パラレル変換方式において、前記変
換回路とランチ回路とをそれぞれｍ個づつ設けるととも
に、前記クロックを分向しｎ７ｍのタロツクを作成し、
制御を行うクロンク！１１御回路を備え該タロツク制御
回路出力によって時分割的に該ランチ回路により変換回
路出力をランチすることを特徴とするものである。
（θ）発明の実施例
以下本発明の実施例を図によって詳細に説明する。
第２図は本発甲Ｊのシリアル・パラレル亥換力式を示す
一実施例のフロツク図１第３図は不発チｊのタイムチャ
ート図、第４図は本発明においてｎ＝８ｍ＝２としたと
きのタイムチャート図である。
一実施例のフロツク図１第３図は不発チｊのタイムチャ
ート図、第４図は本発明においてｎ＝８ｍ＝２としたと
きのタイムチャート図である。
図において、４−１ないし４−ｍはシリアルパラレル変
換回路（工Ｃり、５−１ないし５−＋ｎはラッチＩｕｌ
ｔＡ’＋ （１０）、 ａ −］ないし６−ｍと７−
］ないし？−ｍはゲート回ｔｈＩｉ！Ｉ、８ｆｄクロッ
ク制御回路をそれぞれ示す。
換回路（工Ｃり、５−１ないし５−＋ｎはラッチＩｕｌ
ｔＡ’＋ （１０）、 ａ −］ないし６−ｍと７−
］ないし？−ｍはゲート回ｔｈＩｉ！Ｉ、８ｆｄクロッ
ク制御回路をそれぞれ示す。
ｎピント構成からなるシリアル云−タＡは分岐されデー
タをパラレルに変換する■Ｃ１！ｌｌ！ｌ路４−〕ない
し４−ｍに入力される。一方りロツク侶Ｊｐｊｃも分岐
され、ゲート回路６−１々いし６−ｍの一方の入力とタ
ロツク制ｅ４ｉ １ｐｌ ％ ８の入力となる。クロッ
ク制御回路８け入力されたクロック侶りＣを分周しｎ／
ｍ分向のクロックを作成し、とのｎ／ｍ分周クロックを
時系列にＢ１．Ｂ２ ・・ Ｂｆ１１侶号と信号とと
もにｎ／ｍ分向のランチタイミング信号りを作成する。
タをパラレルに変換する■Ｃ１！ｌｌ！ｌ路４−〕ない
し４−ｍに入力される。一方りロツク侶Ｊｐｊｃも分岐
され、ゲート回路６−１々いし６−ｍの一方の入力とタ
ロツク制ｅ４ｉ １ｐｌ ％ ８の入力となる。クロッ
ク制御回路８け入力されたクロック侶りＣを分周しｎ／
ｍ分向のクロックを作成し、とのｎ／ｍ分周クロックを
時系列にＢ１．Ｂ２ ・・ Ｂｆ１１侶号と信号とと
もにｎ／ｍ分向のランチタイミング信号りを作成する。
即ち第３図Ｂ１．Ｂ２・・・・Ｂｍ 、 Ｄに示すよう
にする。信号Ｂ、、）（２・・・Ｂ、ｎはそれぞれゲー
ト回路６−１ないし６−ｍのクロック侶−ｊｌ ｃの入
力ＦＩＦ司信力信号る。従って工０（ロ）路４−１．４
−２． ・・４−ｍには第３図のＢ１＋Ｂ２＋Ｂｍの
時聞帯のデータがｎ／ｍピントつつパラレルに格納され
る。以上のパラレルデータを工ａ［ｇ１路５−１．５−
２． ・・・・５−ｍにてランチするのであるが１例え
ばＩＣ回路４−１は第３図Ｂ１伯号の許旬佑号時データ
を収込んでおり、収り込み粘子１即ちＢ２＠号のタイミ
ンクにてランチを行う必要がある。そのために■０回ｂ
り５−１のランチタイミング作成用のケート７−１は１
０回路４−２の入力計ｒｓＪ伯ち（第３図Ｂ２ ）とラ
ンチタイミング伯９Ｄが重なる時動作し、ＩＯ１′ｇＩ
艶４−１のパラレルデータをランチする。以上はＩＣ回
ｆ１５−１について述べたが工０回路５−２ないし５−
ｍも同様の動作を行う。
にする。信号Ｂ、、）（２・・・Ｂ、ｎはそれぞれゲー
ト回路６−１ないし６−ｍのクロック侶−ｊｌ ｃの入
力ＦＩＦ司信力信号る。従って工０（ロ）路４−１．４
−２． ・・４−ｍには第３図のＢ１＋Ｂ２＋Ｂｍの
時聞帯のデータがｎ／ｍピントつつパラレルに格納され
る。以上のパラレルデータを工ａ［ｇ１路５−１．５−
２． ・・・・５−ｍにてランチするのであるが１例え
ばＩＣ回路４−１は第３図Ｂ１伯号の許旬佑号時データ
を収込んでおり、収り込み粘子１即ちＢ２＠号のタイミ
ンクにてランチを行う必要がある。そのために■０回ｂ
り５−１のランチタイミング作成用のケート７−１は１
０回路４−２の入力計ｒｓＪ伯ち（第３図Ｂ２ ）とラ
ンチタイミング伯９Ｄが重なる時動作し、ＩＯ１′ｇＩ
艶４−１のパラレルデータをランチする。以上はＩＣ回
ｆ１５−１について述べたが工０回路５−２ないし５−
ｍも同様の動作を行う。
以上の本発明をデータが８ヒントｉ成でシリアル・パラ
レル変換Ｉ！ｌ！Ｊ路とランチｈ路が２対ある場て説明
する。シリアル信号ＡはＢ７ ＋ ＤＯ＋ Ｄｌ ＋
Ｄ ２−・・・・Ｂ２のように時系列に入力される。こ
れらシリアル信ちＡはタロツク値号Ｃの矢印で示すタイ
ミングにてサン７リングされる３、一方シリアル・パラ
レル変換回路４−１の入力肝１Ｊ伯号けＢ１に示される
ようになり、結果としてＤＯ，Ｄｉ、Ｂ２゜Ｂ３のデー
タかパラレル信号とな＃）Ｂ２佑勺とＤイ＝号とが亜な
るタイミンク（Ｄｌ）にてＤＯ＋ ”１ ＋Ｄ２＋Ｄ３
がランチされる。同様にＢ２タイミングにてＤ４＋Ｄ５
＋Ｄ６．Ｂ７がラッチされる。
レル変換Ｉ！ｌ！Ｊ路とランチｈ路が２対ある場て説明
する。シリアル信号ＡはＢ７ ＋ ＤＯ＋ Ｄｌ ＋
Ｄ ２−・・・・Ｂ２のように時系列に入力される。こ
れらシリアル信ちＡはタロツク値号Ｃの矢印で示すタイ
ミングにてサン７リングされる３、一方シリアル・パラ
レル変換回路４−１の入力肝１Ｊ伯号けＢ１に示される
ようになり、結果としてＤＯ，Ｄｉ、Ｂ２゜Ｂ３のデー
タかパラレル信号とな＃）Ｂ２佑勺とＤイ＝号とが亜な
るタイミンク（Ｄｌ）にてＤＯ＋ ”１ ＋Ｄ２＋Ｄ３
がランチされる。同様にＢ２タイミングにてＤ４＋Ｄ５
＋Ｄ６．Ｂ７がラッチされる。
（ｆ） 発明の効呆
以上詳細に説明したように１本発明のシリアル・路
パラレル変換方式はランチ回１１７を作動させるに要す
る時間は（ｎ一括）分周分の時間と々す、りｐツクの速
さに影響されることのないものとなり、シリアル・パラ
レル変換に適用すれは極めて有効である。
る時間は（ｎ一括）分周分の時間と々す、りｐツクの速
さに影響されることのないものとなり、シリアル・パラ
レル変換に適用すれは極めて有効である。
第１図は従来のシリアル・パラレル変換回路。
示す一実施例のフロック図、第３図は本発明のタイムチ
ャート図１ 第４図は本発明においてｎ−８゜ｍ＝２と
したときのタイムチャート図である。 図において、ｌと２と４−１−ないし４−ｍ、５−１々
いし５−ｍは１０回厘、８はクロツク制御回路をそれぞ
れ示す。
ャート図１ 第４図は本発明においてｎ−８゜ｍ＝２と
したときのタイムチャート図である。 図において、ｌと２と４−１−ないし４−ｍ、５−１々
いし５−ｍは１０回厘、８はクロツク制御回路をそれぞ
れ示す。
Claims (1)
- ｎヒツト構成からなるデータをシリアル・パラレル変換
する変換回路と前期データに同期したタロツクを分向す
る分周回路とランチ回路とから構成され、前記変換回路
出力を前記分周回路出力によってラッチ回路にランチす
るシリアル パラレル変換方式において、前記変換回路
とラッチ回路とをそれぞれ几個づつ設けるとともに＋
８１１記クロツクを分周しｎ７ｍのタロツクを作威し、
制仙１を行うクロック制御回路を備え該クロンク制御Ｏ
１！回路出力によって時分割的に該ランチ回路により変
換１０１路出力をランチすることを特徴とするシリアル
・パラレル変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219011A JPS59108421A (ja) | 1982-12-13 | 1982-12-13 | シリアル・パラレル変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219011A JPS59108421A (ja) | 1982-12-13 | 1982-12-13 | シリアル・パラレル変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59108421A true JPS59108421A (ja) | 1984-06-22 |
Family
ID=16728857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219011A Pending JPS59108421A (ja) | 1982-12-13 | 1982-12-13 | シリアル・パラレル変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108421A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164341A (ja) * | 1985-01-17 | 1986-07-25 | Oki Electric Ind Co Ltd | 直並列並直列変換方式 |
| JPS62128215A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 直並列および並直列変換回路 |
| KR100311763B1 (ko) * | 1997-05-21 | 2001-11-15 | 아끼쿠사 나오유끼 | 직렬/병렬변환회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179511A (ja) * | 1975-01-06 | 1976-07-10 | Hitachi Ltd | Chokuheiretsuhenkanhoshiki |
-
1982
- 1982-12-13 JP JP57219011A patent/JPS59108421A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179511A (ja) * | 1975-01-06 | 1976-07-10 | Hitachi Ltd | Chokuheiretsuhenkanhoshiki |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164341A (ja) * | 1985-01-17 | 1986-07-25 | Oki Electric Ind Co Ltd | 直並列並直列変換方式 |
| JPS62128215A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 直並列および並直列変換回路 |
| KR100311763B1 (ko) * | 1997-05-21 | 2001-11-15 | 아끼쿠사 나오유끼 | 직렬/병렬변환회로 |
| US6339387B1 (en) | 1997-05-21 | 2002-01-15 | Fujitsu Limited | Serial/parallel converter |
| US6373414B2 (en) | 1997-05-21 | 2002-04-16 | Fujitsu Limited | Serial/parallel converter |
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