JPS6158326A - ｍＢｎＢ符号変換回路 - Google Patents
ｍＢｎＢ符号変換回路Info
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- JPS6158326A JPS6158326A JP17918084A JP17918084A JPS6158326A JP S6158326 A JPS6158326 A JP S6158326A JP 17918084 A JP17918084 A JP 17918084A JP 17918084 A JP17918084 A JP 17918084A JP S6158326 A JPS6158326 A JP S6158326A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｍビット符号をｎビット符号に変換又はその
逆変換を行うｍＢｎＢ符号変換回路に関するものである
。
逆変換を行うｍＢｎＢ符号変換回路に関するものである
。
ｍビット符号をｎビット符号（ｍａｎ）に変換して伝送
し、受信側ではこの逆変換を行って元のｍビット符号の
信号とする場合のｍ−Ｂ ｎ Ｂ符号変換回路は、続出
専用メモリ （ＲＯＭ）と直並列変換器等とから構成さ
れていた。例えば、ｍ＝５゜ｎ＝６とした５Ｂ符号と６
Ｂ符号との変換（５８６Ｂ変換）に於いては、ＲＯＭの
内容は第３図及び第４図に示すものであった。
し、受信側ではこの逆変換を行って元のｍビット符号の
信号とする場合のｍ−Ｂ ｎ Ｂ符号変換回路は、続出
専用メモリ （ＲＯＭ）と直並列変換器等とから構成さ
れていた。例えば、ｍ＝５゜ｎ＝６とした５Ｂ符号と６
Ｂ符号との変換（５８６Ｂ変換）に於いては、ＲＯＭの
内容は第３図及び第４図に示すものであった。
第３図は５Ｂ符号から６Ｂ符号への変換の場合を示し、
入力の八６はステータスビットＳＴＡ。
入力の八６はステータスビットＳＴＡ。
Ａ５はフレームビットＦ、Ａ４〜ＡＯば５Ｂ符号のビッ
ト５Ｂ１〜５Ｂ５を示す。フレームビットＦが１”の時
はフレームを示し、出力は、ＤＯ＝０．ＤＩ＝ＡＯ，Ｄ
２＝ＡＩ、Ｄ３＝Ａ２．Ｄ４＝Ａ３．Ｄ５＝Ａ４．Ｄ６
＝Ａ６となる。又フレームビットＦが“０”の時は非フ
レームを示し、出力のＤ５〜ＤＯが６Ｂ符号のビット６
Ｂ１〜６Ｂ６となり、又出力のＤ６はディスパリティを
示し、Ｄ６＝Ａ６の場合はディスパリティ０、Ｄ６がＡ
６を反転したものである場合は、ディスパリティは±２
を示す。そして、５Ｂ符号のマーク率が２１５の場合は
その５ビツトの最後に“１”を付加した６ビツトの６Ｂ
符号となり、マーク率が３１５の場合は、その５ビツト
の最後に０”を付加した６ビツトの６Ｂ符号となるよう
に変換され、６Ｂ符号のマーク率は３／６となる。又マ
ーク率が２１５と３１５以外の場合ば、４／６又は２／
６のマーク率の６Ｂ符号に変換される。
ト５Ｂ１〜５Ｂ５を示す。フレームビットＦが１”の時
はフレームを示し、出力は、ＤＯ＝０．ＤＩ＝ＡＯ，Ｄ
２＝ＡＩ、Ｄ３＝Ａ２．Ｄ４＝Ａ３．Ｄ５＝Ａ４．Ｄ６
＝Ａ６となる。又フレームビットＦが“０”の時は非フ
レームを示し、出力のＤ５〜ＤＯが６Ｂ符号のビット６
Ｂ１〜６Ｂ６となり、又出力のＤ６はディスパリティを
示し、Ｄ６＝Ａ６の場合はディスパリティ０、Ｄ６がＡ
６を反転したものである場合は、ディスパリティは±２
を示す。そして、５Ｂ符号のマーク率が２１５の場合は
その５ビツトの最後に“１”を付加した６ビツトの６Ｂ
符号となり、マーク率が３１５の場合は、その５ビツト
の最後に０”を付加した６ビツトの６Ｂ符号となるよう
に変換され、６Ｂ符号のマーク率は３／６となる。又マ
ーク率が２１５と３１５以外の場合ば、４／６又は２／
６のマーク率の６Ｂ符号に変換される。
第４図は６Ｂ符号から５Ｂ符号への変換の場合を示し、
人力のＡ７はフレームビットＦ、Ａ６はステータスビッ
トＳＴＡ、Ａ５〜ＡＯは６Ｂ符号のビット６Ｂ１〜６Ｂ
６を示す。出力のＤ６はステータスビット５ＴＡＳＤ５
はエラービットＥＲ１Ｄ４〜ＤＯは５Ｂ符号のビット５
Ｂ１〜５Ｂ５を示す。
人力のＡ７はフレームビットＦ、Ａ６はステータスビッ
トＳＴＡ、Ａ５〜ＡＯは６Ｂ符号のビット６Ｂ１〜６Ｂ
６を示す。出力のＤ６はステータスビット５ＴＡＳＤ５
はエラービットＥＲ１Ｄ４〜ＤＯは５Ｂ符号のビット５
Ｂ１〜５Ｂ５を示す。
入力のＡ７が”１”でフレームを示す時、出力は、ＤＯ
＝ＡＩ、ＤＩ＝Ａ２．Ｄ２＝Ａ３．Ｄ３＝Ａ４．Ｄ４＝
Ａ５．Ｄ５＝０．Ｄ６＝Ａ６となる。
＝ＡＩ、ＤＩ＝Ａ２．Ｄ２＝Ａ３．Ｄ３＝Ａ４．Ｄ４＝
Ａ５．Ｄ５＝０．Ｄ６＝Ａ６となる。
又Ａ７が“Ｏ”で非フレームを示す時、入力のＡＯ−Ａ
５が符号則にあれば、入力のＡＯ−Ａ５の６Ｂ符号は出
力ＤＯ〜Ｄ４の５Ｂ符号に変換されるもので、入力の八
６−〇の時に、ディスパリティが０であると、Ｄ６＝０
５＝０、ディスパリティが＋２であると、Ｄ６＝１．Ｄ
５＝０、又ディスパリティが−２であると、Ｄ６＝Ｏ，
Ｄ５＝１でエラーとなる。又Ａ６＝１の時に、ディスパ
リティがＯであると、Ｄ６＝１．Ｄ５＝０、ディスパリ
ティが＋２であると、Ｄ６＝Ｄ５＝１でエラーとなり、
又ディスパリティが−２であると、Ｄ６＝Ｄ５＝０とな
る。
５が符号則にあれば、入力のＡＯ−Ａ５の６Ｂ符号は出
力ＤＯ〜Ｄ４の５Ｂ符号に変換されるもので、入力の八
６−〇の時に、ディスパリティが０であると、Ｄ６＝０
５＝０、ディスパリティが＋２であると、Ｄ６＝１．Ｄ
５＝０、又ディスパリティが−２であると、Ｄ６＝Ｏ，
Ｄ５＝１でエラーとなる。又Ａ６＝１の時に、ディスパ
リティがＯであると、Ｄ６＝１．Ｄ５＝０、ディスパリ
ティが＋２であると、Ｄ６＝Ｄ５＝１でエラーとなり、
又ディスパリティが−２であると、Ｄ６＝Ｄ５＝０とな
る。
又符号則にない場合は、ＤＯ＝１．Ｄ１＝０゜Ｄ２＝ｌ
、Ｄ３＝０．Ｄ４＝１．Ｄ５＝１とし、Ｄ６は、マーク
率がＯ／６又は１／６の時にＯ、マーク率が５／６又は
６／６の時に１、マーク率が２／６又は４／６の時に、
入力の八６とするものである。
、Ｄ３＝０．Ｄ４＝１．Ｄ５＝１とし、Ｄ６は、マーク
率がＯ／６又は１／６の時にＯ、マーク率が５／６又は
６／６の時に１、マーク率が２／６又は４／６の時に、
入力の八６とするものである。
前述のｍ Ｂ ｎ Ｂ符号変換回路に於いては、ＲＯＭ
のみでなく、直列に入力される信号を並列信号に変換し
、又変換された並列信号を直列信号として出力する必要
があり、又フレームビットＦの挿入手段等の周辺回路を
必要とするものであるから、これらの回路構成を例えば
ゲートアレイ回路によって形成しようとすると、ＲＯＭ
を搭載することが容易でないので、全体を１チツプの集
積回路とすることは困難となる。
のみでなく、直列に入力される信号を並列信号に変換し
、又変換された並列信号を直列信号として出力する必要
があり、又フレームビットＦの挿入手段等の周辺回路を
必要とするものであるから、これらの回路構成を例えば
ゲートアレイ回路によって形成しようとすると、ＲＯＭ
を搭載することが容易でないので、全体を１チツプの集
積回路とすることは困難となる。
本発明は、集積回路化を容易とする為に、ＲＯＭを用い
ることなく、ｍＢｎＢ符号変換回路を構成することを目
的とするものである。
ることなく、ｍＢｎＢ符号変換回路を構成することを目
的とするものである。
本発明のｍＢｎＢ符号変換回路は、人力信号を並列信号
に変換する直列並列変換部と、この直列並列変換部に於
いて変換された並列信号がそれぞれ加えられるマーク率
検出部、コードコンバータ部及び符号則検出部と、変換
された信号を選択出力する選択出力部と、並列信号を直
列の出力に変換する並列直列変換部とを設けたものであ
る。
に変換する直列並列変換部と、この直列並列変換部に於
いて変換された並列信号がそれぞれ加えられるマーク率
検出部、コードコンバータ部及び符号則検出部と、変換
された信号を選択出力する選択出力部と、並列信号を直
列の出力に変換する並列直列変換部とを設けたものであ
る。
直列並列変換部やコードコンバータ部等は、ゲート回路
により形成することができるので、ゲートアレイ回路に
よって形成することが可能となり、直列並列変換部で並
列信号に変換された信号をコードコンバータ部でデコー
ドし、検出されたマ一り率及び符号別に対応して、デコ
ード出力信号をそのまま出力するか否かの選択制御を行
って、ｍＢｎＢ符号変換を行い、並列直列変換部により
直列信号に変換して送出するものである。
により形成することができるので、ゲートアレイ回路に
よって形成することが可能となり、直列並列変換部で並
列信号に変換された信号をコードコンバータ部でデコー
ドし、検出されたマ一り率及び符号別に対応して、デコ
ード出力信号をそのまま出力するか否かの選択制御を行
って、ｍＢｎＢ符号変換を行い、並列直列変換部により
直列信号に変換して送出するものである。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
第１図は本発明の一実施例のブロック図であり、６Ｂ符
号を５Ｂ符号に変換する変換回路を示すものである。同
図に於いて、１は直列並列変換部、２はマーク率検出部
、３は符号則検出部、４はコードコンバータ部、５は選
択出力部、６は並列直列変換部、７．８は分周回路、９
．ｌＯはフリップフロップ、１１は出力用のフリップフ
ロップ、１２．１４は選択回路、１３はデコーダ、１５
．１６は選択回路、１７はステータスビット設定回路で
ある。
号を５Ｂ符号に変換する変換回路を示すものである。同
図に於いて、１は直列並列変換部、２はマーク率検出部
、３は符号則検出部、４はコードコンバータ部、５は選
択出力部、６は並列直列変換部、７．８は分周回路、９
．ｌＯはフリップフロップ、１１は出力用のフリップフ
ロップ、１２．１４は選択回路、１３はデコーダ、１５
．１６は選択回路、１７はステータスビット設定回路で
ある。
人力データＤＡＴＡは、クロック信号ＣＬＫと共に直列
並列変換部ｌに加えられ、分周回路７によりクロック信
号ＣＬＫは１／６に分周されて直列並列変換部１の変換
タイミング信号として加えられ、人力データＤＡＴＡは
６ビソトＡＯ〜Ａ５毎に並列に変換される。この６ビツ
トＡＯ〜Ａ５中の“ｌ”の個数によりマーク率を検出で
きるから、マーク率検出部２ばデコーダにより構成され
る。Ｍｌはマーク率２／６の検出信号、Ｍ２はマーク率
３７６の検出信号、Ｍ３はマーク率０／６又は１／６の
検出信号、Ｍ４はマーク率４／６の検出信号であり、検
出信号Ｍ１は選択回路１２に、検出信号Ｍ２は選択回路
１４に、又検出信号Ｍ３、Ｍ４はステータスビット設定
回路１７にそれぞれ加えられる。
並列変換部ｌに加えられ、分周回路７によりクロック信
号ＣＬＫは１／６に分周されて直列並列変換部１の変換
タイミング信号として加えられ、人力データＤＡＴＡは
６ビソトＡＯ〜Ａ５毎に並列に変換される。この６ビツ
トＡＯ〜Ａ５中の“ｌ”の個数によりマーク率を検出で
きるから、マーク率検出部２ばデコーダにより構成され
る。Ｍｌはマーク率２／６の検出信号、Ｍ２はマーク率
３７６の検出信号、Ｍ３はマーク率０／６又は１／６の
検出信号、Ｍ４はマーク率４／６の検出信号であり、検
出信号Ｍ１は選択回路１２に、検出信号Ｍ２は選択回路
１４に、又検出信号Ｍ３、Ｍ４はステータスビット設定
回路１７にそれぞれ加えられる。
又６Ｂ符号のマーク率は、２／６．３／６又は４／６の
何れかであり、それ以外のマーク率の場合は、符号則に
合致しないので、符号則検出部３はマーク率を検出する
場合と同様なデコーダによって構成することができる。
何れかであり、それ以外のマーク率の場合は、符号則に
合致しないので、符号則検出部３はマーク率を検出する
場合と同様なデコーダによって構成することができる。
そして検出信号を選択回路１５に加えて、符号則に合致
する時は、コードコンバータ部４の出力信号を選択出力
し、符号則に合致しない時は、ステータスビット設定回
路１７からのステータスビットＳＴＡ （Ｄ６）を選択
出力すると共に、エラービットＥＲ（Ｄ５）を出力する
。
する時は、コードコンバータ部４の出力信号を選択出力
し、符号則に合致しない時は、ステータスビット設定回
路１７からのステータスビットＳＴＡ （Ｄ６）を選択
出力すると共に、エラービットＥＲ（Ｄ５）を出力する
。
コードコンバータ部４に於いては、マーク率検出部２か
らの検出信号Ｍ１が選択回路１２に加えられ、マーク率
が２／６の時に、６ビソトＡＯ〜Δ５を反転して出力し
、それ以外は、そのまま出力するもので、インバータと
切換ゲート回路とにより構成することができる。又デコ
ーダ１３はマーク率４／６の時の５８６Ｂ逆変換を行う
構成を有し、マーク率２／６の時の６Ｂ符号を反転する
ことによりマーク率４／６の６Ｂ符号が形成されるので
、デコーダ１３によってマーク率２／６と４／６との６
Ｂ符号が５Ｂ符号に変換されることになる。例えば、マ
ーク率２／６の“０１００１０”は、反転することによ
り“１０１１０１”となり、それらは５Ｂ符号の’０１
１１１″にデコードされるものである。
らの検出信号Ｍ１が選択回路１２に加えられ、マーク率
が２／６の時に、６ビソトＡＯ〜Δ５を反転して出力し
、それ以外は、そのまま出力するもので、インバータと
切換ゲート回路とにより構成することができる。又デコ
ーダ１３はマーク率４／６の時の５８６Ｂ逆変換を行う
構成を有し、マーク率２／６の時の６Ｂ符号を反転する
ことによりマーク率４／６の６Ｂ符号が形成されるので
、デコーダ１３によってマーク率２／６と４／６との６
Ｂ符号が５Ｂ符号に変換されることになる。例えば、マ
ーク率２／６の“０１００１０”は、反転することによ
り“１０１１０１”となり、それらは５Ｂ符号の’０１
１１１″にデコードされるものである。
又選択回路１４はマーク率３／６の検出信号Ｍ２により
選択回路１２の出力信号を選択出力し、それ以外のマー
ク率の時にデコーダ１３の出力信号を選択出力する。即
ち、マーク率が３／６の場合は、５Ｂ符号に１１”又は
“０”を付加して６Ｂ符号が形成された場合に相当し、
６Ｂ符号の最下位ビットを削除することにより、５Ｂ符
号に変換されるので、並列の６ビツトＡＯ−Ａ５を選択
出力することになる。
選択回路１２の出力信号を選択出力し、それ以外のマー
ク率の時にデコーダ１３の出力信号を選択出力する。即
ち、マーク率が３／６の場合は、５Ｂ符号に１１”又は
“０”を付加して６Ｂ符号が形成された場合に相当し、
６Ｂ符号の最下位ビットを削除することにより、５Ｂ符
号に変換されるので、並列の６ビツトＡＯ−Ａ５を選択
出力することになる。
選択出力部５に於いては、前述のように、コードコンバ
ータ部４の選択回路１４の出力信号が選択回路１５に加
えられ、又ステータスビット設定回路１７からのステー
タスビットＳＴΔが加えられ、入力データＤＡＴＡが符
号則に合致していると、符号則検出部３から検出信号が
選択回路１５に加えられ、選択回路１５は選択回路１４
の選択出力信号を選択出力する。又符号則に合致しない
時は、選択回路１５ばステータスビット設定回路１７か
らのステータスビットＳＴＡとエラーパターンとを選択
出力する。この選択回路１５の選択出力信号は、直列並
列変換部ｌからの並列信号と共に選択回路１６に加えら
れ、フリップフロップ９の出力信号のΔ７ （フレーム
ビットＦ）により選択回路１６は選択動作するもので、
フレームの時は、ＤＯ＝ＡＩ、Ｄ１＝Ａ２．Ｄ２＝Ａ３
．Ｄ３＝八４．Ｄ４＝Ａ５．Ｄ５＝０．Ｄ６＝Ａ６とな
る選択出力信号となり、又非フレームの時は、選択回路
１５の選択出力信号がＤＯ−Ｄ６として選択出力される
。
ータ部４の選択回路１４の出力信号が選択回路１５に加
えられ、又ステータスビット設定回路１７からのステー
タスビットＳＴΔが加えられ、入力データＤＡＴＡが符
号則に合致していると、符号則検出部３から検出信号が
選択回路１５に加えられ、選択回路１５は選択回路１４
の選択出力信号を選択出力する。又符号則に合致しない
時は、選択回路１５ばステータスビット設定回路１７か
らのステータスビットＳＴＡとエラーパターンとを選択
出力する。この選択回路１５の選択出力信号は、直列並
列変換部ｌからの並列信号と共に選択回路１６に加えら
れ、フリップフロップ９の出力信号のΔ７ （フレーム
ビットＦ）により選択回路１６は選択動作するもので、
フレームの時は、ＤＯ＝ＡＩ、Ｄ１＝Ａ２．Ｄ２＝Ａ３
．Ｄ３＝八４．Ｄ４＝Ａ５．Ｄ５＝０．Ｄ６＝Ａ６とな
る選択出力信号となり、又非フレームの時は、選択回路
１５の選択出力信号がＤＯ−Ｄ６として選択出力される
。
並列直列変換部６に於いては、選択出力部５からの５ピ
ツ）ＤＯ〜Ｄ４を直列信号に変換してフリップフロ・ノ
ブ１１を介して出力し、Ｄ５はエラービットＥＲとなり
、又Ｄ６はフリップフロップ１０を介して選択回路１２
とステータスビット設定回路１７とに加えられるステー
タスビットＡ６となる。
ツ）ＤＯ〜Ｄ４を直列信号に変換してフリップフロ・ノ
ブ１１を介して出力し、Ｄ５はエラービットＥＲとなり
、又Ｄ６はフリップフロップ１０を介して選択回路１２
とステータスビット設定回路１７とに加えられるステー
タスビットＡ６となる。
前述のように、各部は論理回路により形成することがで
きるので、ゲートアレイ回路によって形成することがで
き、６Ｂ符号を５Ｂ符号に変換する変換回路を１チツプ
の集積回路で実現することが可能となる。
きるので、ゲートアレイ回路によって形成することがで
き、６Ｂ符号を５Ｂ符号に変換する変換回路を１チツプ
の集積回路で実現することが可能となる。
第２図は本発明の他の実施例のブロック図であリ、５Ｂ
符号を６Ｂ符号に変換する変換回路を示すものである。
符号を６Ｂ符号に変換する変換回路を示すものである。
同図に於いて、２１は直列並列変換部、２２はマーク率
検出部、２４はコードコンバータ部、２５は選択出力部
、２６は並列直列変換部、２７．２８は分周回路、２９
．３０はフリップフロップ、３１はデコーダ、３２〜３
４ば選択回路、３５はナンド回路である。
検出部、２４はコードコンバータ部、２５は選択出力部
、２６は並列直列変換部、２７．２８は分周回路、２９
．３０はフリップフロップ、３１はデコーダ、３２〜３
４ば選択回路、３５はナンド回路である。
直列並列変換部２１には、入力データＤ ＡＴＡとクロ
ック信号ＣＬＫとが加えられ、又分周回路２７によりク
ロック信号ＣＬＫが１１５に分周されて直列並列変換部
２１に変換タイミング信号として加えられ、人力データ
ＤＡＴＡは５ピツ）ＡＯ〜Ａ４毎に並列信号に変換され
る。マーク率検出部２２は、５ビツトＡＯ〜Ａ４のマー
ク率を検出し、マーク率が２１５の時に、Ｍ５＝０．Ｍ
６＝０の検出信号を、又マーク率が３１５の時に、Ｍ５
＝Ｏ，Ｍ６＝１の検出信号を、その他の時にＭ５＝０．
Ｍ６＝０の検出信号を選択回路３３に加える。
ック信号ＣＬＫとが加えられ、又分周回路２７によりク
ロック信号ＣＬＫが１１５に分周されて直列並列変換部
２１に変換タイミング信号として加えられ、人力データ
ＤＡＴＡは５ピツ）ＡＯ〜Ａ４毎に並列信号に変換され
る。マーク率検出部２２は、５ビツトＡＯ〜Ａ４のマー
ク率を検出し、マーク率が２１５の時に、Ｍ５＝０．Ｍ
６＝０の検出信号を、又マーク率が３１５の時に、Ｍ５
＝Ｏ，Ｍ６＝１の検出信号を、その他の時にＭ５＝０．
Ｍ６＝０の検出信号を選択回路３３に加える。
又コードコンバータ部２４では、デコーダ３１により５
ビツトΔ０〜Ａ４を６Ｂ符号に変換して選択回路３２に
加える。この選択回路３２では、フリップフロップ３０
の出力信号へ６により選択動作を行うものであり、この
信号へ６がディスパリティを示すので、“１”の時は、
デコーダ３１の出力信号をそのまま選択出力し、“０”
の時は、デコーダ３１の出力信号を反転して出力するも
のである。
ビツトΔ０〜Ａ４を６Ｂ符号に変換して選択回路３２に
加える。この選択回路３２では、フリップフロップ３０
の出力信号へ６により選択動作を行うものであり、この
信号へ６がディスパリティを示すので、“１”の時は、
デコーダ３１の出力信号をそのまま選択出力し、“０”
の時は、デコーダ３１の出力信号を反転して出力するも
のである。
選択出力部２５では、選択回路３３がマーク率検出信号
Ｍ５．Ｍ６により制御され、マーク率が２１５又は３１
５の時に、直列並列変換部２１からの並列信号を選択出
力し、それ以外のマーク率の場合は、コードコンバータ
部２４の出力信号を選択出力する。又選択回路３４はフ
リップフロップ２９の出力信号Ａ５によりホ制御される
ものであり、この信号Ａ５がフレームビットＦを示すの
で、“１”でフレームを示す時は、直列並列変換部２１
からの並列信号を選択出力し、“０”で非フレームを示
す時は、選択回路３３の選択出力信号を選択出力する。
Ｍ５．Ｍ６により制御され、マーク率が２１５又は３１
５の時に、直列並列変換部２１からの並列信号を選択出
力し、それ以外のマーク率の場合は、コードコンバータ
部２４の出力信号を選択出力する。又選択回路３４はフ
リップフロップ２９の出力信号Ａ５によりホ制御される
ものであり、この信号Ａ５がフレームビットＦを示すの
で、“１”でフレームを示す時は、直列並列変換部２１
からの並列信号を選択出力し、“０”で非フレームを示
す時は、選択回路３３の選択出力信号を選択出力する。
そして、選択回路３４０選択出力信号ＤＯ−Ｄ６のうち
のＤｏ−Ｄ４の５ビツトはそのまま並列直列変換部２６
に加えられ、又Ｄ５はナンド回路３５に加えられ、この
ナンド回路３５には図示を省略したマルチプレクサから
の制御信号が加えられ、又Ｄ６はステータスビットとし
てフリップフロップ３０に加えられる。又並列直列変換
部２６により並列の６Ｂ符号の信号が直列信号に変換さ
れて出力されるものである・。
のＤｏ−Ｄ４の５ビツトはそのまま並列直列変換部２６
に加えられ、又Ｄ５はナンド回路３５に加えられ、この
ナンド回路３５には図示を省略したマルチプレクサから
の制御信号が加えられ、又Ｄ６はステータスビットとし
てフリップフロップ３０に加えられる。又並列直列変換
部２６により並列の６Ｂ符号の信号が直列信号に変換さ
れて出力されるものである・。
前述のように各部は論理回路により構成されるので、１
チツプのゲートアレイ回路により集積化することができ
る。
チツプのゲートアレイ回路により集積化することができ
る。
前述の実施例は、５８６Ｂ符号変換回路についてのもの
であり、１０００ゲート程度のゲートアレイ回路により
実現することが可能である。又ｍ、ｎを任意の数とした
ｍＢｎＢ符号変換回路にも適用できることは勿論である
。
であり、１０００ゲート程度のゲートアレイ回路により
実現することが可能である。又ｍ、ｎを任意の数とした
ｍＢｎＢ符号変換回路にも適用できることは勿論である
。
（発明の効果〕
以上説明したように、本発明は、人力信号を並列信号に
変換する直列並列変換部１，２１と、変換された並列信
号が加えられるマーク率検出部２１２２と、コードコン
バータ部４．２４と、符号則検出部３と、選択出力部５
．２５と、並列直列変換部６，２６とを設けたものであ
り、各部は論理回路で形成することができるので、１チ
ツプのゲートアレイ回路を用いて構成することができる
。即ち、ｍ３ｎ１３符号変換回路を容易に集積回路化す
ることができるものである。
変換する直列並列変換部１，２１と、変換された並列信
号が加えられるマーク率検出部２１２２と、コードコン
バータ部４．２４と、符号則検出部３と、選択出力部５
．２５と、並列直列変換部６，２６とを設けたものであ
り、各部は論理回路で形成することができるので、１チ
ツプのゲートアレイ回路を用いて構成することができる
。即ち、ｍ３ｎ１３符号変換回路を容易に集積回路化す
ることができるものである。
第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図、第３図は５Ｂ符号から６
Ｂ符号への変換の説明図、第４図は６Ｂ符号から５Ｂ符
号への変換の説明図である１、２１は直列並列変換部、
２，２２はマーク率検出部、３は符号則検出部、４，２
４はコードコンバータ部、５．２５は選択出力部、６．
２６は並列直列変換部、？、８．２７．２８は分周回路
、９〜ＩＩ、２９．３０はフリップフロップ、１２．１
４，１５，１６．３２〜ａｌｔは選択回路、１３．３１
はデコーダである。
明の他の実施例のブロック図、第３図は５Ｂ符号から６
Ｂ符号への変換の説明図、第４図は６Ｂ符号から５Ｂ符
号への変換の説明図である１、２１は直列並列変換部、
２，２２はマーク率検出部、３は符号則検出部、４，２
４はコードコンバータ部、５．２５は選択出力部、６．
２６は並列直列変換部、？、８．２７．２８は分周回路
、９〜ＩＩ、２９．３０はフリップフロップ、１２．１
４，１５，１６．３２〜ａｌｔは選択回路、１３．３１
はデコーダである。
Claims (1)
- 入力信号を並列信号に変換する直列並列変換部と、該直
列並列変換部に於いて変換された並列信号がそれぞれ加
えられるマーク率検出部、コードコンバータ部及び符号
則検出部と、選択出力部と、並列信号を直列の出力に変
換する並列直列変換部とを備えたことを特徴とするｍＢ
ｎＢ符号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17918084A JPS6158326A (ja) | 1984-08-30 | 1984-08-30 | ｍＢｎＢ符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17918084A JPS6158326A (ja) | 1984-08-30 | 1984-08-30 | ｍＢｎＢ符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158326A true JPS6158326A (ja) | 1986-03-25 |
| JPH0151094B2 JPH0151094B2 (ja) | 1989-11-01 |
Family
ID=16061333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17918084A Granted JPS6158326A (ja) | 1984-08-30 | 1984-08-30 | ｍＢｎＢ符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0294614A2 (en) * | 1987-05-15 | 1988-12-14 | Fujitsu Limited | m bit to n bit code converting circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105312A (en) * | 1980-01-24 | 1981-08-21 | Mitsubishi Electric Corp | Recording and reproducing method of binary information signal |
-
1984
- 1984-08-30 JP JP17918084A patent/JPS6158326A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105312A (en) * | 1980-01-24 | 1981-08-21 | Mitsubishi Electric Corp | Recording and reproducing method of binary information signal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0294614A2 (en) * | 1987-05-15 | 1988-12-14 | Fujitsu Limited | m bit to n bit code converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0151094B2 (ja) | 1989-11-01 |
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