JPS61192139A - フレ−ム変換回路 - Google Patents
フレ−ム変換回路Info
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- JPS61192139A JPS61192139A JP3185085A JP3185085A JPS61192139A JP S61192139 A JPS61192139 A JP S61192139A JP 3185085 A JP3185085 A JP 3185085A JP 3185085 A JP3185085 A JP 3185085A JP S61192139 A JPS61192139 A JP S61192139A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/08—Intermediate station arrangements, e.g. for branching, for tapping-off
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信装置に利用する。
本発明は、フレーム構成されている入力ディジタル信号
列を複数フレーム単位でフレーム変換するフレーム変換
回路に関する。
列を複数フレーム単位でフレーム変換するフレーム変換
回路に関する。
到来するディジタル信号列の複数フレームからフレーム
変換されたディジタル信号列を生成するフレーム変換回
路において、 信号選択回路の作動により、記憶回路のアドレス信号の
入力接続状態を書込み時と読出し時とで異なる状態にす
ることにより、 読出しアドレスを記憶する記憶回路を省いて小形の回路
を実現することができるようにしたものである。
変換されたディジタル信号列を生成するフレーム変換回
路において、 信号選択回路の作動により、記憶回路のアドレス信号の
入力接続状態を書込み時と読出し時とで異なる状態にす
ることにより、 読出しアドレスを記憶する記憶回路を省いて小形の回路
を実現することができるようにしたものである。
この発明は、特願昭５９−１７０７８６号明細書および
図面に記載の発明の改良であって、選択回路の接続論理
をさらに合理的にしたものである。
図面に記載の発明の改良であって、選択回路の接続論理
をさらに合理的にしたものである。
第６図は従来例フレーム変換回路の構成を示すブロック
構成図である。この図で符号１０１は記憶回路であり、
ここでフレーム構成されている入力ディジタル信号列１
０がｒｎＪフレーム単位で一時記憶され、フレーム変換
された出力ディジタル信号列１１が読出される。符号１
０２は書込みアドレス信号発生回路であり人力ディジタ
ル信号列１０に付随したクロック２０により動作し、こ
こで記憶回路１０１へ連続的に与えられる書込アドレス
信号２が生成される。符号１０４は続出専用記憶回路で
あり、ここで記憶回路１０１に与えられる続出アドレス
信号４が生成される。符号１０３は連続アドレス信号発
生回路であり、出力ディジタル信号列１１に対応するク
ロック２１により動作しここで続出専用記憶回路１０４
から続出アドレス信号４を読出すための連続アドレス信
号３が生成される。符号１０５は信号選択回路であり、
ここで入力ディジタル信号列１０が記憶回路１０１に書
込まれる場合には、書込アドレス信号２が選択されて記
憶回路１０１のアドレス入力端子に与えられ、またフレ
ーム変換された出力ディジタル信号列１１が記憶回路１
０１から読出される場合には、続出アドレス信号４が選
択され記憶回路１０１のアドレス入力端子に与えられる
。
構成図である。この図で符号１０１は記憶回路であり、
ここでフレーム構成されている入力ディジタル信号列１
０がｒｎＪフレーム単位で一時記憶され、フレーム変換
された出力ディジタル信号列１１が読出される。符号１
０２は書込みアドレス信号発生回路であり人力ディジタ
ル信号列１０に付随したクロック２０により動作し、こ
こで記憶回路１０１へ連続的に与えられる書込アドレス
信号２が生成される。符号１０４は続出専用記憶回路で
あり、ここで記憶回路１０１に与えられる続出アドレス
信号４が生成される。符号１０３は連続アドレス信号発
生回路であり、出力ディジタル信号列１１に対応するク
ロック２１により動作しここで続出専用記憶回路１０４
から続出アドレス信号４を読出すための連続アドレス信
号３が生成される。符号１０５は信号選択回路であり、
ここで入力ディジタル信号列１０が記憶回路１０１に書
込まれる場合には、書込アドレス信号２が選択されて記
憶回路１０１のアドレス入力端子に与えられ、またフレ
ーム変換された出力ディジタル信号列１１が記憶回路１
０１から読出される場合には、続出アドレス信号４が選
択され記憶回路１０１のアドレス入力端子に与えられる
。
すなわち、この従来例装置では、フレーム構成されてい
る入力ディジタル信号列工０がｒｎＪフレーム単位で記
憶回路１０１に記憶される場合には、信号選択回路１０
５で選択された書込アドレス信号発生回路１０２の連続
書込アドレス信号２が用いられ、また、フレーム変換し
た出力ディジタル信号列１１が記憶回路１０１から読出
される場合には、信号選択回路１０５で選択された連続
アドレス信号発生回路１０３の連続アドレス信号３によ
り続出専用記憶回路１０４から読出されたアドレス信号
４が用いられる。
る入力ディジタル信号列工０がｒｎＪフレーム単位で記
憶回路１０１に記憶される場合には、信号選択回路１０
５で選択された書込アドレス信号発生回路１０２の連続
書込アドレス信号２が用いられ、また、フレーム変換し
た出力ディジタル信号列１１が記憶回路１０１から読出
される場合には、信号選択回路１０５で選択された連続
アドレス信号発生回路１０３の連続アドレス信号３によ
り続出専用記憶回路１０４から読出されたアドレス信号
４が用いられる。
このような従来例装置では、記憶回路からフレーム変換
した出力ディジタル信号列を読出す場合に、各フレーム
構成のアドレスを変換した続出アドレス信号を記憶した
続出専用記憶回路を用いた構成になっているので構成が
複雑になる欠点があった。
した出力ディジタル信号列を読出す場合に、各フレーム
構成のアドレスを変換した続出アドレス信号を記憶した
続出専用記憶回路を用いた構成になっているので構成が
複雑になる欠点があった。
本発明は、この欠点を解決するもので、上述と同等の機
能をより少ない部品数で実現できるフレーム変換回路を
提供することを目的とする。
能をより少ない部品数で実現できるフレーム変換回路を
提供することを目的とする。
本発明は、１フレームがｍ （ｍ ＝ ２ ” （ｉ＝
０．１．２．３−・））チャネル 、１チヤネルがＫ
（Ｋ＝２’（ｉ−０，１，２，３−・・））ビットで構
成される入力ディジタル信号を到来順に一時記憶する記
憶回路と、この記憶回路に上記フレーム構成されたディ
ジタル信号をｎ （ｎ＝２’ （ｉ ＝ Ｏｌｌ、２．
３−） ）フレーム単位で書込む書込みアドレス信号
と、この書込まれた情報に基づきフレーム変換されたデ
ィジタル信号列を上記記憶回路から読出すアドレス信号
とを発生するアドレス信号発生手段とを備えたフレーム
変換回路で、前述の問題点を解決するための手段として
、上記アドレス信号発生手段には、上記入力ディジタル
信号のフレーム構成に対応して、１チヤネルを１周期と
してゼット毎にカウント動作を行うに進周期カウンタと
、１フレームを１周期としてチャネル毎にカウント動作
を行うｍ進周期カウンタと、上記フレームを１周期とし
てフレーム毎にカウント動作を行うｎ進周期カウンタと
を備え、上記記憶回路のアドレス入力は、フレーム単位
での記憶場所を示すフレーム対応アドレス端子と、フレ
ーム単位で指定された記憶場所内のチャネル単位での記
憶場所を示すチャネル対応アドレス端子と、上記チャネ
ル単位で指定された記憶場所内のビット単位での記憶場
所を示すアドレス端子で、上記アドレス信号発生手段の
ゼット毎にカウント動作を行うに進周期カウンタの出力
と常時接続されるビット対応アドレス端子とに区分され
、さらに上記アドレス信号発生手段には、上記記憶回路
への書込みまたは読出しのいずれか一方が実行される第
一のモードにおいては、上記記憶回路のフレーム対応ア
ドレス端子に上記アドレス信号発生手段のフレーム毎に
カウント動作を行うｎ進周期カウンタの出力を接続し、
チャネル対応アドレス端子には上記アドレス信号発生手
段のチャネル毎にカウント動作を行うｍ進周期カウンタ
の出力を接続し、また上記記憶回路への書込みまたは読
出しのいずれか他方が実行される第二のモードにおいて
は、上記第一のモードにおいて、上記ｍ進およびｎ進両
周期カウンタより出力され上記記憶回路フレーム対応お
よびチャネル対応アドレス端子に接続されているアドレ
ス信号を、桁順を変えずに上位桁方向にｍ進周期カウン
タより出力されチャネル対応アドレス端子に接続されて
いるアドレス信号の最下位桁が、上記ｎ進周期カウンタ
より出力されるアドレス信号の最下位桁が接続されてい
たフレーム対応アドレス端子の端子位置に来るまでシフ
トして上記ｍ進周期カウンタより出力されるアドレス信
号の最下位桁から順次フレーム対応アドレス端子に接続
し、かつフレーム対応アドレス端子に接続されなかった
上位桁のアドレス信号は下位桁から桁順に第一のモード
においてｍ進周期カウンタより出力されチャネル対応ア
ドレス端子に接続されていたアドレス信号の桁順に対応
したチャンネル対応アドレス端子の下位桁から順次接続
する信号選択回路を備えたことを特徴とする。
０．１．２．３−・））チャネル 、１チヤネルがＫ
（Ｋ＝２’（ｉ−０，１，２，３−・・））ビットで構
成される入力ディジタル信号を到来順に一時記憶する記
憶回路と、この記憶回路に上記フレーム構成されたディ
ジタル信号をｎ （ｎ＝２’ （ｉ ＝ Ｏｌｌ、２．
３−） ）フレーム単位で書込む書込みアドレス信号
と、この書込まれた情報に基づきフレーム変換されたデ
ィジタル信号列を上記記憶回路から読出すアドレス信号
とを発生するアドレス信号発生手段とを備えたフレーム
変換回路で、前述の問題点を解決するための手段として
、上記アドレス信号発生手段には、上記入力ディジタル
信号のフレーム構成に対応して、１チヤネルを１周期と
してゼット毎にカウント動作を行うに進周期カウンタと
、１フレームを１周期としてチャネル毎にカウント動作
を行うｍ進周期カウンタと、上記フレームを１周期とし
てフレーム毎にカウント動作を行うｎ進周期カウンタと
を備え、上記記憶回路のアドレス入力は、フレーム単位
での記憶場所を示すフレーム対応アドレス端子と、フレ
ーム単位で指定された記憶場所内のチャネル単位での記
憶場所を示すチャネル対応アドレス端子と、上記チャネ
ル単位で指定された記憶場所内のビット単位での記憶場
所を示すアドレス端子で、上記アドレス信号発生手段の
ゼット毎にカウント動作を行うに進周期カウンタの出力
と常時接続されるビット対応アドレス端子とに区分され
、さらに上記アドレス信号発生手段には、上記記憶回路
への書込みまたは読出しのいずれか一方が実行される第
一のモードにおいては、上記記憶回路のフレーム対応ア
ドレス端子に上記アドレス信号発生手段のフレーム毎に
カウント動作を行うｎ進周期カウンタの出力を接続し、
チャネル対応アドレス端子には上記アドレス信号発生手
段のチャネル毎にカウント動作を行うｍ進周期カウンタ
の出力を接続し、また上記記憶回路への書込みまたは読
出しのいずれか他方が実行される第二のモードにおいて
は、上記第一のモードにおいて、上記ｍ進およびｎ進両
周期カウンタより出力され上記記憶回路フレーム対応お
よびチャネル対応アドレス端子に接続されているアドレ
ス信号を、桁順を変えずに上位桁方向にｍ進周期カウン
タより出力されチャネル対応アドレス端子に接続されて
いるアドレス信号の最下位桁が、上記ｎ進周期カウンタ
より出力されるアドレス信号の最下位桁が接続されてい
たフレーム対応アドレス端子の端子位置に来るまでシフ
トして上記ｍ進周期カウンタより出力されるアドレス信
号の最下位桁から順次フレーム対応アドレス端子に接続
し、かつフレーム対応アドレス端子に接続されなかった
上位桁のアドレス信号は下位桁から桁順に第一のモード
においてｍ進周期カウンタより出力されチャネル対応ア
ドレス端子に接続されていたアドレス信号の桁順に対応
したチャンネル対応アドレス端子の下位桁から順次接続
する信号選択回路を備えたことを特徴とする。
信号選択回路の作動により、記憶回路のアドレス信号の
入力の接続状態は書込み時と読出し時とは異なる状態に
なる。これにより、書込まれた複数フレームのディジタ
ル信号列の特定のフレーム番号と特定のチャネル番号に
対応したビット情報は、チャネル番号順に列を作り、ま
たこのチャネル内ではフレーム番号順に列を作るディジ
タル信号列に変換される。
入力の接続状態は書込み時と読出し時とは異なる状態に
なる。これにより、書込まれた複数フレームのディジタ
ル信号列の特定のフレーム番号と特定のチャネル番号に
対応したビット情報は、チャネル番号順に列を作り、ま
たこのチャネル内ではフレーム番号順に列を作るディジ
タル信号列に変換される。
以下、本発明実施例装置を図面に基づいて説明する。
第１図は本発明実施例装置の構成を示すブロック構成図
である。第２図および第３図は本発明実施例装置の動作
を説明する模式図である。第４図は入力信号列１０のフ
レーム構成を示す図であり、第５図は出力信号列１１の
フレーム構成を示す図である。
である。第２図および第３図は本発明実施例装置の動作
を説明する模式図である。第４図は入力信号列１０のフ
レーム構成を示す図であり、第５図は出力信号列１１の
フレーム構成を示す図である。
第１表は入力ディジタル信号列ｌＯを「２」フレーム単
位で記憶回路１０１に書込むための書込アドレス信号の
対応表であり、この書込アドレス信号６は記憶回路のア
ドレス入力端子に順次入力され、入力ディジタル信号列
ｌＯが記憶回路に書込まれる。
位で記憶回路１０１に書込むための書込アドレス信号の
対応表であり、この書込アドレス信号６は記憶回路のア
ドレス入力端子に順次入力され、入力ディジタル信号列
ｌＯが記憶回路に書込まれる。
（以下本頁余白）
第２表は第１表で示した書込アドレス信号６によって記
憶された入力ディジタル信号１０を記憶回路１０１から
読出すための続出アドレス信号９に対応した出力ディジ
タル信号１１であり、チャネル対応およびフレーム対応
の両アドレス端子ＹおよびＺへのアドレス信号の接続を
書込時と読出時とで表の如く変換することにより、フレ
ーム変換された出力ディジタル信号１１が記憶回路１０
１から読出される。
憶された入力ディジタル信号１０を記憶回路１０１から
読出すための続出アドレス信号９に対応した出力ディジ
タル信号１１であり、チャネル対応およびフレーム対応
の両アドレス端子ＹおよびＺへのアドレス信号の接続を
書込時と読出時とで表の如く変換することにより、フレ
ーム変換された出力ディジタル信号１１が記憶回路１０
１から読出される。
（以下本頁余白）
まず、この実施例装置の構成を第１図に基づいて説明す
る。この実施例装置は、記憶回路１０１と、Ｋ進周期カ
ウンタ１０６と、ｍ進周期カウンタ１０７と、ｎ進周期
カウンタ１０８と、信号選択回路１０５とを備え、Ｋ進
周期カウンタ１０６の出力アドレス信号６は記憶回路１
０１のビット対応アドレス端子Ｘに接続されｍ進周期カ
ウンタ１０４の出力アドレス信号７およびｎ進周期カウ
ンタ１０８の出力アドレス信号８は信号選択回路１０５
の入力端子に接続される。信号選択回路１０５の出力端
子は記憶回路１０１のチャネル対応およびフレーム対応
アドレス端子ＹおよびＺに接続される。図示されてない
ディジタル信号源の出力は記憶回路１０１のディジタル
信号入力に接続され、また記憶回路１０１のディジタル
信号出力は図示されていないディジタル信号処理手段の
入力に接続される。
る。この実施例装置は、記憶回路１０１と、Ｋ進周期カ
ウンタ１０６と、ｍ進周期カウンタ１０７と、ｎ進周期
カウンタ１０８と、信号選択回路１０５とを備え、Ｋ進
周期カウンタ１０６の出力アドレス信号６は記憶回路１
０１のビット対応アドレス端子Ｘに接続されｍ進周期カ
ウンタ１０４の出力アドレス信号７およびｎ進周期カウ
ンタ１０８の出力アドレス信号８は信号選択回路１０５
の入力端子に接続される。信号選択回路１０５の出力端
子は記憶回路１０１のチャネル対応およびフレーム対応
アドレス端子ＹおよびＺに接続される。図示されてない
ディジタル信号源の出力は記憶回路１０１のディジタル
信号入力に接続され、また記憶回路１０１のディジタル
信号出力は図示されていないディジタル信号処理手段の
入力に接続される。
次に、この実施例装置で第４図のフレーム構成を有する
入力ディジタル信号１０を第５図のフレーム構成に変更
する場合の動作を第１図ないし第３図に基づいて説明す
る。
入力ディジタル信号１０を第５図のフレーム構成に変更
する場合の動作を第１図ないし第３図に基づいて説明す
る。
記憶回路１０１では第４図に示すフレーム構成の入力デ
ィジタル信号列１０が「２」フレーム単位で一時記憶さ
れ、第５図に示すフレーム変換された出力ディジタル信
号列１１が読出される。Ｋ進周期カウンタ１０６では、
入力ディジタル信号１０のフレーム構成に対応してビッ
ト毎に４ビット周期のカウント動作を行うアドレス信号
６が生成される。
ィジタル信号列１０が「２」フレーム単位で一時記憶さ
れ、第５図に示すフレーム変換された出力ディジタル信
号列１１が読出される。Ｋ進周期カウンタ１０６では、
入力ディジタル信号１０のフレーム構成に対応してビッ
ト毎に４ビット周期のカウント動作を行うアドレス信号
６が生成される。
また、ｍ進周期カウンタ１０７では入力ディジタル信号
１０のフレーム構成に対応してチャネル毎に４チャネル
周期のカウント動作を行うアドレス信号７が生成される
。さらに、ｎ進周期カウンタ１０８では、入力ディジタ
ル信号１０のフレーム構成に対応してフレーム毎に「２
」フレーム周期のカウント動作を行うアドレス信号８が
生成される。信号選択回路１０５ではｍ進周期カウンタ
１０７およびｎ進周期カウンタ１０８の出力アドレス信
号７および８を入力し、記憶回路１０１の書込み時と、
読出し時で第２表に示すようにアドレス信号が入れ換え
られて記憶回路１０１へ出力される。
１０のフレーム構成に対応してチャネル毎に４チャネル
周期のカウント動作を行うアドレス信号７が生成される
。さらに、ｎ進周期カウンタ１０８では、入力ディジタ
ル信号１０のフレーム構成に対応してフレーム毎に「２
」フレーム周期のカウント動作を行うアドレス信号８が
生成される。信号選択回路１０５ではｍ進周期カウンタ
１０７およびｎ進周期カウンタ１０８の出力アドレス信
号７および８を入力し、記憶回路１０１の書込み時と、
読出し時で第２表に示すようにアドレス信号が入れ換え
られて記憶回路１０１へ出力される。
すなわち、第２図は書込み時の入換え状態を、また第３
図は読出し時の入換え状態を示すもので、第２図に示す
ように、記憶回路１０１のフレーム対応アドレス端子２
にｎ進周期カウンタ１０Ｂの出力アドレス信号ＨＡ、が
接続され、チャネル対応アドレス端子Ｙにｍ進周期カウ
ンタ１０７の出力アドレス信号Ｗ／ｈおよび様、が接続
され、ビット対応アドレス端子Ｘにに進周期カウンタ１
０６の出力アドレス信号−ＡｏおよびＷＡ、が接続され
る状態では、フレーム構成された入力ディジタル信号列
１０は「２」フレーム単位ずつ記憶回路１０１に第１表
に示すように書込まれる。また、第３図に示すように、
第４図で、ｍ進周期カウンタ１０７およびｎ進周期カウ
ンタ１０Ｂから出力され記憶回路１０１のチャネル対応
およびフレーム対応のアドレス端子ＹおよびＺに接続さ
れているアドレス信号ｗａｇ 、ＷＡ３および−Ａ４を
、桁順を変えずに上位桁方向にｍ進周期カウンタ１０７
から出力され、チャネル対応アドレス端子Ｙに接続され
ているアドレス信号の最下位桁ＷＡｔがｎ進周期カウン
タ１０８より出力されるアドレス信号の最下位桁−Ａ４
が接続されていたフレーム対応アドレス端子Ｚの端子位
置に来るまでシフトしてｍ進周期カウンタ１０７から出
力される。
図は読出し時の入換え状態を示すもので、第２図に示す
ように、記憶回路１０１のフレーム対応アドレス端子２
にｎ進周期カウンタ１０Ｂの出力アドレス信号ＨＡ、が
接続され、チャネル対応アドレス端子Ｙにｍ進周期カウ
ンタ１０７の出力アドレス信号Ｗ／ｈおよび様、が接続
され、ビット対応アドレス端子Ｘにに進周期カウンタ１
０６の出力アドレス信号−ＡｏおよびＷＡ、が接続され
る状態では、フレーム構成された入力ディジタル信号列
１０は「２」フレーム単位ずつ記憶回路１０１に第１表
に示すように書込まれる。また、第３図に示すように、
第４図で、ｍ進周期カウンタ１０７およびｎ進周期カウ
ンタ１０Ｂから出力され記憶回路１０１のチャネル対応
およびフレーム対応のアドレス端子ＹおよびＺに接続さ
れているアドレス信号ｗａｇ 、ＷＡ３および−Ａ４を
、桁順を変えずに上位桁方向にｍ進周期カウンタ１０７
から出力され、チャネル対応アドレス端子Ｙに接続され
ているアドレス信号の最下位桁ＷＡｔがｎ進周期カウン
タ１０８より出力されるアドレス信号の最下位桁−Ａ４
が接続されていたフレーム対応アドレス端子Ｚの端子位
置に来るまでシフトしてｍ進周期カウンタ１０７から出
力される。
アドレス信号の最下位桁−Ａ２から順次フレーム対応ア
ドレス端子２に接続し、かつフレーム対応アドレス端子
２に接続されなかった上位桁のアドレス信号Ｗ’Ａｚお
よびＷＡ、は下位桁から桁順に第２図でｍ進周期カウン
タ１０７から出力され、チャネル対応アドレス端子Ｙに
接続されていたアドレス信号の桁順に対応したチャネル
対応アドレス端子の下位桁から順次接続した状態では記
憶回路１０１から第２表に示す゛読出しが実行されてフ
レーム変換が行われる。
ドレス端子２に接続し、かつフレーム対応アドレス端子
２に接続されなかった上位桁のアドレス信号Ｗ’Ａｚお
よびＷＡ、は下位桁から桁順に第２図でｍ進周期カウン
タ１０７から出力され、チャネル対応アドレス端子Ｙに
接続されていたアドレス信号の桁順に対応したチャネル
対応アドレス端子の下位桁から順次接続した状態では記
憶回路１０１から第２表に示す゛読出しが実行されてフ
レーム変換が行われる。
本発明は、以上説明したように、従来例フレーム変換回
路に用いられている記憶回路から出力ディジタル信号を
読出すための続出アドレス信号を記憶した続出専用記憶
回路に代り、信号選択回路により記憶回路の書込み時と
読出し時とでチャネル対応アドレス信号とフレーム対応
アドレス信号を入換えて記憶回路から出力ディジタル信
号を読出しているので、小型で低価格のフレーム変換回
路を実現することができる効果がある。
路に用いられている記憶回路から出力ディジタル信号を
読出すための続出アドレス信号を記憶した続出専用記憶
回路に代り、信号選択回路により記憶回路の書込み時と
読出し時とでチャネル対応アドレス信号とフレーム対応
アドレス信号を入換えて記憶回路から出力ディジタル信
号を読出しているので、小型で低価格のフレーム変換回
路を実現することができる効果がある。
第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図および第３図は本発明実施例装置の動作を説明す
る模式図。 第４図は入力ディジタル信号列の構成を示すフレーム構
成図。 第５図は出力ディジタル信号列の構成を示すフレーム構
成図。 第６図は従来例装置の構成を示すブロック構成図。 １０１・・・記憶回路、１０２・・・書込アドレス信号
発生回路、１０３・・・連続アドレス信号発生回路、１
０４・・・読出専用記憶回路、１０５・・・信号選択回
路、１０６〜１０８・・・周期カウンタ。 升堰： 汁 出 ＩＩＬ＊′ ・） Ｍ １ 図 ３２ 図 芦３図 Ｍ４図 Ｊ￥ｉ５図
。 第２図および第３図は本発明実施例装置の動作を説明す
る模式図。 第４図は入力ディジタル信号列の構成を示すフレーム構
成図。 第５図は出力ディジタル信号列の構成を示すフレーム構
成図。 第６図は従来例装置の構成を示すブロック構成図。 １０１・・・記憶回路、１０２・・・書込アドレス信号
発生回路、１０３・・・連続アドレス信号発生回路、１
０４・・・読出専用記憶回路、１０５・・・信号選択回
路、１０６〜１０８・・・周期カウンタ。 升堰： 汁 出 ＩＩＬ＊′ ・） Ｍ １ 図 ３２ 図 芦３図 Ｍ４図 Ｊ￥ｉ５図
Claims (1)
- （１）ディジタル信号列が到来順に入力される記憶回路
と、 この記憶回路に上記ディジタル信号列を複数フレーム単
位で書込む書込みアドレス信号と、この書込まれた情報
に基づきフレーム変換されたディジタル信号列を上記記
憶回路から読出す読出しアドレス信号を発生するアドレ
ス信号発生手段とを備えたフレーム変換回路において、 上記アドレス信号発生手段には 上記ディジタル信号列の「１」チャネルを「１」周期と
してビット毎に計数を行う第一のカウンタと、 上記ディジタル信号列の「１」フレームを「１」周期と
してチャネル毎に計数を行う第二のカウンタと、 上記ディジタル信号列の上記複数フレームを「１」周期
としてフレーム毎に計数を行う第三のカウンタと を備え、 上記記憶回路には、 ビット単位の記憶場所に対応しビットの桁順に配列され
た第一のアドレス入力端子と、 チャネル単位の記憶場所に対応しチャネルの桁順に配列
された第二のアドレス入力端子と、フレーム単位の記憶
場所に対応しフレームの桁順に配列された第三のアドレ
ス入力端子と を備え、 さらに、上記アドレス信号発生回路には、 上記記憶回路で書込みまたは読出しのいずれか一方が実
行されるときには、上記第一のカウンタの出力を上記第
一のアドレス入力端子にビットの桁順に接続し、上記第
二のカウンタの出力を上記第二のアドレス入力端子にチ
ャネルの桁順に接続し、また上記第三のカウンタの出力
を上記第三のアドレス入力端子にフレームの桁順に接続
し、一方、上記記憶回路で書込みまたは読出しのいずれ
か他方が実行されるときには、上記第一のカウンタの出
力を上記第一のアドレス入力端子にビットの桁順に接続
し、上記第二の最下位桁の出力を上記第三のカウンタの
最上位桁に対応する上記第三のアドレス入力端子に接続
し、上記第二のカウンタの出力の最下位桁を除く桁の出
力を上記第二のカウンタの出力の一桁あて下位にシフト
した桁に対応する上記第二のアドレス入力端子に接続し
、上記第三のカウンタの出力の最下位桁の出力を上記第
二のカウンタの最上位桁に対応する上記第二のアドレス
入力端子に接続し、また上記第三のカウンタの出力の最
下位桁を除く桁の出力を上記第三のカウンタの出力の一
桁あて下位にシフトした桁に対応する上記第三のアドレ
ス入力端子に接続する信号選択回路 を備えたことを特徴とするフレーム変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185085A JPS61192139A (ja) | 1985-02-20 | 1985-02-20 | フレ−ム変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185085A JPS61192139A (ja) | 1985-02-20 | 1985-02-20 | フレ−ム変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61192139A true JPS61192139A (ja) | 1986-08-26 |
Family
ID=12342522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185085A Pending JPS61192139A (ja) | 1985-02-20 | 1985-02-20 | フレ−ム変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61192139A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220131A (ja) * | 1988-07-08 | 1990-01-23 | Nec Corp | フレーム変換器 |
| US5638370A (en) * | 1994-12-28 | 1997-06-10 | Intel Corporation | Status bit controlled HDLC accelerator |
-
1985
- 1985-02-20 JP JP3185085A patent/JPS61192139A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220131A (ja) * | 1988-07-08 | 1990-01-23 | Nec Corp | フレーム変換器 |
| US5638370A (en) * | 1994-12-28 | 1997-06-10 | Intel Corporation | Status bit controlled HDLC accelerator |
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