JPS61237539A - フレ−ム変換回路 - Google Patents
フレ−ム変換回路Info
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- JPS61237539A JPS61237539A JP7758085A JP7758085A JPS61237539A JP S61237539 A JPS61237539 A JP S61237539A JP 7758085 A JP7758085 A JP 7758085A JP 7758085 A JP7758085 A JP 7758085A JP S61237539 A JPS61237539 A JP S61237539A
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- signal
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- frame
- counter
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフレーム構成されているバースト状入力ディジ
タル信号列を複数フレーム単位でフレーム変換するフレ
ーム変換回路に関し、特に入力ディジタル信号列、の各
フレーム毎の同一チャンネルの信号を複数フレーム単位
毎に１つにまとめる為のフレーム変換回路に関する。
タル信号列を複数フレーム単位でフレーム変換するフレ
ーム変換回路に関し、特に入力ディジタル信号列、の各
フレーム毎の同一チャンネルの信号を複数フレーム単位
毎に１つにまとめる為のフレーム変換回路に関する。
第５図は従来例によるフレーム変換回路の構成を示すブ
ロック図である。同図において、１００はフレーム構成
されたバースト状入力ディジタル信号列ＩＤを複数フレ
ーム単位で一時記憶し、フレーム変換されたバースト状
出力ディジタル信号列ＯＤを出力するための記憶回路、
２００’は記憶回路１００にバースト状入力ディジタ
ル信号列ＩＤを書き込むための書込みアドレス信号ＷＡ
と記憶回路１００からバースト状入力ディジタル信号列
１０の各フレーム毎の同一チャンネルの信号を複数フレ
ーム単位毎に１つにまとめたフレーム変換されたバース
ト状出力ディジタル信号列ＯＤを読み出すための読出し
アドレス信号ＲＡとを発生する従来のアドレス信号発生
回路である。アドレス信号発生回路２００′は、書込み
アドレス信号発生回路２０１’、読出し専用メモリ（以
下、 ＲＯＭと略称す） ２０２’ 、 ＲＯＭアドレ
ス信号発生回路２０３′及びアドレス信号選択回路２０
４′とから成る。
ロック図である。同図において、１００はフレーム構成
されたバースト状入力ディジタル信号列ＩＤを複数フレ
ーム単位で一時記憶し、フレーム変換されたバースト状
出力ディジタル信号列ＯＤを出力するための記憶回路、
２００’は記憶回路１００にバースト状入力ディジタ
ル信号列ＩＤを書き込むための書込みアドレス信号ＷＡ
と記憶回路１００からバースト状入力ディジタル信号列
１０の各フレーム毎の同一チャンネルの信号を複数フレ
ーム単位毎に１つにまとめたフレーム変換されたバース
ト状出力ディジタル信号列ＯＤを読み出すための読出し
アドレス信号ＲＡとを発生する従来のアドレス信号発生
回路である。アドレス信号発生回路２００′は、書込み
アドレス信号発生回路２０１’、読出し専用メモリ（以
下、 ＲＯＭと略称す） ２０２’ 、 ＲＯＭアドレ
ス信号発生回路２０３′及びアドレス信号選択回路２０
４′とから成る。
書込みアドレス信号発生回路２０１′はバースト状入力
ディジタル信号列ＩＤに対応した入力クロックＩＣによ
りバースト状入力ディノタル信号列ＩＤを記憶回路１０
０に書き込む為の書込みアドレス信号ＷＡを生成する回
路、 ＲＯＭ ２０２’はＲＯＭアドレス信号発生回路
２０３′により出力されるＲＯＭアドレス信号ＲＯＭＡ
に従って、あらかじめ書き込まれている読出しアドレス
信号（記憶回路１００に書き込まれたバースト状入力デ
ィジタル信号列ＩＤをバースト状出力ディジタル信号列
ＯＤのフレーム構成になる様読み出す為のアドレス信号
）ＲＡを出力する回路、 ＲＯＭアドレス信号発生回路
２０３′はＲＯＭ ２０２’にあらかじめ書き込まれて
いる読出しアドレス信号ＲＡを読み出す為のＲＯＭアド
レス信号ＲＯＭＡを生成する回路、アドレス信号選択回
路２０４′は、読出し書込み制御信号Ｒ，ＩＦにより、
記憶回路゛１００においてバースト状入力ディジタル信
号列ＩＤが書き込まれる場合には書込みアドレス信号発
生回路２０１′より出力される書込みアドレス信号ＷＡ
を選択し、又バースト状出力ディジタル信号列ＯＤが読
み出される場合にはＲＯＭ ２０２’より出力される読
出しアドレス信号ＲＡを選択し記憶回路１００へのアド
レス信号Ａとして出力する回路である。
ディジタル信号列ＩＤに対応した入力クロックＩＣによ
りバースト状入力ディノタル信号列ＩＤを記憶回路１０
０に書き込む為の書込みアドレス信号ＷＡを生成する回
路、 ＲＯＭ ２０２’はＲＯＭアドレス信号発生回路
２０３′により出力されるＲＯＭアドレス信号ＲＯＭＡ
に従って、あらかじめ書き込まれている読出しアドレス
信号（記憶回路１００に書き込まれたバースト状入力デ
ィジタル信号列ＩＤをバースト状出力ディジタル信号列
ＯＤのフレーム構成になる様読み出す為のアドレス信号
）ＲＡを出力する回路、 ＲＯＭアドレス信号発生回路
２０３′はＲＯＭ ２０２’にあらかじめ書き込まれて
いる読出しアドレス信号ＲＡを読み出す為のＲＯＭアド
レス信号ＲＯＭＡを生成する回路、アドレス信号選択回
路２０４′は、読出し書込み制御信号Ｒ，ＩＦにより、
記憶回路゛１００においてバースト状入力ディジタル信
号列ＩＤが書き込まれる場合には書込みアドレス信号発
生回路２０１′より出力される書込みアドレス信号ＷＡ
を選択し、又バースト状出力ディジタル信号列ＯＤが読
み出される場合にはＲＯＭ ２０２’より出力される読
出しアドレス信号ＲＡを選択し記憶回路１００へのアド
レス信号Ａとして出力する回路である。
以下糸口 ・
〔発明が解決しようとする問題点〕
この様な従来例によるフレーム変換回路においては、バ
ースト状入力ディジタル信号ＩＤは書込みアドレス信号
発生回路２０１′より出力される書込みアドレス信号Ｗ
Ａに従って記憶回路１００に書き込まれ、 ＲＯＭ ２
０２’より出力される読出しアドレス信号ＲＡに従って
読出される為、 ＲＯＭ ２０２’にあらかじめバース
ト状出力ディジタル信号列ＯＤのフレーム構成に対応し
た読出しアドレス情報を記憶させておく事により任意の
フレーム構成を有するバースト状出力ディジタル信号列
ＯＤを取出す事が出来るが、一方ＲＯＭ ２０２’を使
用している為２回路規模も大きく且つ高価になる等の欠
点があった。
ースト状入力ディジタル信号ＩＤは書込みアドレス信号
発生回路２０１′より出力される書込みアドレス信号Ｗ
Ａに従って記憶回路１００に書き込まれ、 ＲＯＭ ２
０２’より出力される読出しアドレス信号ＲＡに従って
読出される為、 ＲＯＭ ２０２’にあらかじめバース
ト状出力ディジタル信号列ＯＤのフレーム構成に対応し
た読出しアドレス情報を記憶させておく事により任意の
フレーム構成を有するバースト状出力ディジタル信号列
ＯＤを取出す事が出来るが、一方ＲＯＭ ２０２’を使
用している為２回路規模も大きく且つ高価になる等の欠
点があった。
従って９本発明の目的は、上記欠点を改善し。
回路規模が小さく且つ簡単で安価なフレーム変換回路を
提供する事にある。
提供する事にある。
本発明によるフレーム変換回路は、１フレームがＭチャ
ンネル、１チャンネルがＬピットからなるＮフレームの
バースト状入カディジタル信号列し−ム単位で書き込む
ための書込みアドレス信号と上記記憶回路から上記バー
スト状入力ディジタル信号列の各フレーム毎の同一チャ
ンネルの信号をＮフレーム単位毎に１つにまとめたフレ
ーム変換されたバースト状出力ディジタル信号列を読み
出すための読出しアドレス信号とを発生するアドレス信
号発生回路とを備えたフレーム変換回路であって、上記
アドレス信号発生回路は、上記バースト状入力ディジタ
ル信号列の７レームに対応するアドレス信号を発生する
Ｎ進アドレスカウンタと、このフレーム内のチャンネル
のチャンネル番号に対応するアドレス信号を発生するＭ
進アドレスカウンタと、このチャンネル内のビットのビ
ット番号に対応するアドレス信号を発生するＬ進アドレ
スカウンタとを備え、上記記憶回路のアドレス入力端子
は上記アドレス信号発生回路の上記Ｎ進アドレスカウン
タより出力されるフレーム対応アドレス信号を入力する
第１のアドレス入力端子と、上記Ｍ進アドレスカウンタ
より出力されるチャンネル対応アドレス信号を入力する
第２のアドレス入力端子と、上記り進アドレスカウンタ
より出力されるビット対応アドレス信号を入力する第３
のアドレス入力端子とに区分され、更に上記アドレス信
号発生回路は、上記バースト状入力ディジタル信号列の
上記記憶回路への書込み時には上記り進アドレスカウン
タのカウント周期信号を上記Ｍ進アドレスカウンタへ、
上記Ｍ進アドレスカウンタのカウント周期信号を上記Ｎ
進アドレスカウンタへ入力し、父上記フレーム変換され
た・り一スト状出力ディジタル信号列の上記記憶回路か
らの読出し時には上記り進アドレスカウンタのカウント
周期信号を上記Ｎ進アドレスカウンタへ、上記Ｎ進アド
レスカウンタのカウント周期信号を上記Ｍ進アドレスカ
ウンタへ入力する様各アドレスカランタのカウント周期
信号を選択接続する選択回路を備えた事を特徴としてい
る。
ンネル、１チャンネルがＬピットからなるＮフレームの
バースト状入カディジタル信号列し−ム単位で書き込む
ための書込みアドレス信号と上記記憶回路から上記バー
スト状入力ディジタル信号列の各フレーム毎の同一チャ
ンネルの信号をＮフレーム単位毎に１つにまとめたフレ
ーム変換されたバースト状出力ディジタル信号列を読み
出すための読出しアドレス信号とを発生するアドレス信
号発生回路とを備えたフレーム変換回路であって、上記
アドレス信号発生回路は、上記バースト状入力ディジタ
ル信号列の７レームに対応するアドレス信号を発生する
Ｎ進アドレスカウンタと、このフレーム内のチャンネル
のチャンネル番号に対応するアドレス信号を発生するＭ
進アドレスカウンタと、このチャンネル内のビットのビ
ット番号に対応するアドレス信号を発生するＬ進アドレ
スカウンタとを備え、上記記憶回路のアドレス入力端子
は上記アドレス信号発生回路の上記Ｎ進アドレスカウン
タより出力されるフレーム対応アドレス信号を入力する
第１のアドレス入力端子と、上記Ｍ進アドレスカウンタ
より出力されるチャンネル対応アドレス信号を入力する
第２のアドレス入力端子と、上記り進アドレスカウンタ
より出力されるビット対応アドレス信号を入力する第３
のアドレス入力端子とに区分され、更に上記アドレス信
号発生回路は、上記バースト状入力ディジタル信号列の
上記記憶回路への書込み時には上記り進アドレスカウン
タのカウント周期信号を上記Ｍ進アドレスカウンタへ、
上記Ｍ進アドレスカウンタのカウント周期信号を上記Ｎ
進アドレスカウンタへ入力し、父上記フレーム変換され
た・り一スト状出力ディジタル信号列の上記記憶回路か
らの読出し時には上記り進アドレスカウンタのカウント
周期信号を上記Ｎ進アドレスカウンタへ、上記Ｎ進アド
レスカウンタのカウント周期信号を上記Ｍ進アドレスカ
ウンタへ入力する様各アドレスカランタのカウント周期
信号を選択接続する選択回路を備えた事を特徴としてい
る。
以下余日
〔実施例〕
以下２図面を参照して本発明の実施例について説明する
。
。
第１図は本発明による７レ一ム変換回路の一実施例の構
成を示したブロック図である。本実施例は、Ｌ＝４ 、
Ｍ＝５ 、Ｎ＝３の場合を示す。この図において、１０
０は、■フレームが５チャンネル、１チャンネルが４ビ
ツトからなる３フレームのバースト状入力ディジタル信
号列ＩＤを３フレ一ム単位で一時記憶し、フレーム変換
されたバースト状出力ディジタル信号列ＯＤを出力する
記憶（Ａ６Ａ５Ａ４Ａ３Ａ２Ａ、Ａｏ）を入力する。記
憶回路１００のアドレス入力端子は、バースト状入力デ
ィジタル信号列ＩＤのフレーム構成に対応してフレーム
単位での記憶場所を指定する第１のアドレス入力端子２
と、フレーム内でのチャンネル単位の記憶場所を指定す
る第２のアドレス入力端子Ｙと、チャンネル内でのビッ
ト単位の記憶場所な指定する第３のアドレス入力端子Ｘ
とに区分されている。本実施例では、第１のアドレス入
力端子Ｚには２ビツトのアドレス信号Ａ６Ａ５が、第２
のアドレス入力端子Ｙには３ビツトのアドレス信号Ａ４
Ａ３Ａ２が、第３のアドレス入力端子Ｘには２ビツトの
アドレス信号Ａ、Ａ、が、それぞれ入力する。
成を示したブロック図である。本実施例は、Ｌ＝４ 、
Ｍ＝５ 、Ｎ＝３の場合を示す。この図において、１０
０は、■フレームが５チャンネル、１チャンネルが４ビ
ツトからなる３フレームのバースト状入力ディジタル信
号列ＩＤを３フレ一ム単位で一時記憶し、フレーム変換
されたバースト状出力ディジタル信号列ＯＤを出力する
記憶（Ａ６Ａ５Ａ４Ａ３Ａ２Ａ、Ａｏ）を入力する。記
憶回路１００のアドレス入力端子は、バースト状入力デ
ィジタル信号列ＩＤのフレーム構成に対応してフレーム
単位での記憶場所を指定する第１のアドレス入力端子２
と、フレーム内でのチャンネル単位の記憶場所を指定す
る第２のアドレス入力端子Ｙと、チャンネル内でのビッ
ト単位の記憶場所な指定する第３のアドレス入力端子Ｘ
とに区分されている。本実施例では、第１のアドレス入
力端子Ｚには２ビツトのアドレス信号Ａ６Ａ５が、第２
のアドレス入力端子Ｙには３ビツトのアドレス信号Ａ４
Ａ３Ａ２が、第３のアドレス入力端子Ｘには２ビツトの
アドレス信号Ａ、Ａ、が、それぞれ入力する。
２００は記憶回路１００ヘパ−スト状入力ディジタル信
号列ＩＤの書込み及びフレーム変換されたバースト状出
力ディジタル信号列ＯＤの読出しの為のアドレス信号Ａ
を供給する本発明に係るアドレス信号発生回路である。
号列ＩＤの書込み及びフレーム変換されたバースト状出
力ディジタル信号列ＯＤの読出しの為のアドレス信号Ａ
を供給する本発明に係るアドレス信号発生回路である。
アドレス信号発生回路２００は、記憶回路１００の第１
のアドレス入力端子Ｚヘパースト状入力ディジタル信号
列ＩＤのフレームＦに対応する２ビツトのアドレス信号
Ａ６Ａ５を発生するフレーム用３進アドレスカウンタ（
以下、Ｆアドレスカウンタと略−ｊ） ２０１と。
のアドレス入力端子Ｚヘパースト状入力ディジタル信号
列ＩＤのフレームＦに対応する２ビツトのアドレス信号
Ａ６Ａ５を発生するフレーム用３進アドレスカウンタ（
以下、Ｆアドレスカウンタと略−ｊ） ２０１と。
第２のアドレス入力端子ＹヘチャンネルＣＨ対応の３ビ
ツトのアドレス信号Ａ４Ａ３Ａ２を発生するチャンネル
用５進アドレスカウンタ（以下、ＣＩアドレスカウンタ
と略す）２０２と、第３のアドレス入力端子Ｘヘピット
Ｂ対応の２ピ、トのアドレス信号Ａ１Ａｏを発生するピ
ット用４進アドレスカウンタ（以下、Ｂアドレスカウン
タと略す）２０３と、これら３つのアドレスカウンタ２
０１ 、２０２゜及び２０３の各カウント同期信号ＦＳ
、 Ｃ）ＩＳ及びＢＳを入力し、読出し書込み制御信
号〜Ｗにより。
ツトのアドレス信号Ａ４Ａ３Ａ２を発生するチャンネル
用５進アドレスカウンタ（以下、ＣＩアドレスカウンタ
と略す）２０２と、第３のアドレス入力端子Ｘヘピット
Ｂ対応の２ピ、トのアドレス信号Ａ１Ａｏを発生するピ
ット用４進アドレスカウンタ（以下、Ｂアドレスカウン
タと略す）２０３と、これら３つのアドレスカウンタ２
０１ 、２０２゜及び２０３の各カウント同期信号ＦＳ
、 Ｃ）ＩＳ及びＢＳを入力し、読出し書込み制御信
号〜Ｗにより。
記憶回路１００の書込み時、すなわち読出し書込み制御
信号Ｒ／Ｗがロウレベル１Ｌ＃のときには。
信号Ｒ／Ｗがロウレベル１Ｌ＃のときには。
図の実線で示されるように、ＣＨアドレスカウンタ２０
２へはＢアドレスカウンタ２０３０カウント周期信号Ｂ
Ｓを、Ｆアドレスカウンタ２０１へはｃＨアドレスカウ
ンタ２０２のカウント同期信号ＣＨ８を選択接続し、記
憶回路１００の読出し時。
２へはＢアドレスカウンタ２０３０カウント周期信号Ｂ
Ｓを、Ｆアドレスカウンタ２０１へはｃＨアドレスカウ
ンタ２０２のカウント同期信号ＣＨ８を選択接続し、記
憶回路１００の読出し時。
すなわち読出し書込み制御信号Ｒ／Ｗがノ・イレペル１
Ｈ”のときには２図の破線で示されるように。
Ｈ”のときには２図の破線で示されるように。
Ｆアドレスカウンタ２０１へはＢアドレスカウンタ２０
３０カウント周期信号ＢＳを、ＣＨアドレスカウンタ２
０２へはＦアドレスカウンタ２０１０カウント周期信号
ＦＳを選択接続する選択回路２０４とから構成されてい
る。なお、Ｂアドレスカウンタ２０３へはクロックＣＫ
が入力する。
３０カウント周期信号ＢＳを、ＣＨアドレスカウンタ２
０２へはＦアドレスカウンタ２０１０カウント周期信号
ＦＳを選択接続する選択回路２０４とから構成されてい
る。なお、Ｂアドレスカウンタ２０３へはクロックＣＫ
が入力する。
すなわち、アドレス信号発生回路２００では。
記憶回路１００の書込み時と読出し時において。
アドレス信号発生回路２００内の３つのアドレスカウン
タの内、ＣＦＩアドレスカウンタ２０２とＦアドレスカ
ウンタ２０１の接続順が逆になっており、これによって
本発明によるフレーム変換回路のフレーム変換機能を実
現している。なお９本実施例では、記憶回路１００の書
込みモード時（読出し書込み制御信号Ｒ１がロウレベル
“Ｌ″の時間）と読出しモード時（読出し書込み制御信
号ＶＷ カハイレペル＠Ｈ”の時間）とは同一時間で。
タの内、ＣＦＩアドレスカウンタ２０２とＦアドレスカ
ウンタ２０１の接続順が逆になっており、これによって
本発明によるフレーム変換回路のフレーム変換機能を実
現している。なお９本実施例では、記憶回路１００の書
込みモード時（読出し書込み制御信号Ｒ１がロウレベル
“Ｌ″の時間）と読出しモード時（読出し書込み制御信
号ＶＷ カハイレペル＠Ｈ”の時間）とは同一時間で。
一定周期Ｔで繰り返えされる。
第２図は第１図のフレーム変換回路が書込みモード時に
おいて記憶回路１００に入力される／Ｊ −スト状入力
ディジタル信号列ＩＤのフレーム構成と、書込みアドレ
ス信号のタイミングチャートの一例を示した図である。
おいて記憶回路１００に入力される／Ｊ −スト状入力
ディジタル信号列ＩＤのフレーム構成と、書込みアドレ
ス信号のタイミングチャートの一例を示した図である。
即ち、バースト状入力ディジタル信号列ＩＤは、３フレ
ームＦ、 、 Ｆ２及びＦ３からなシ、１フレームが５
チャンネルＣＨ１゜ＣＨ２，ＣＨ３，ＣＨ４及びＣＨ５
，１チャンネルが４ピッ゛−Ｂ、 、 Ｂ２． Ｈ３及
びＢ４から成っている。６０ビツトのバースト状入力デ
ィジタル信号列ＩＤにおいて、第１のフレームＦ１の２
０ピツトのディジタル信号列Ｆ１ＣＨ１Ｂ、〜Ｆ、ＣＨ
５Ｂ４は、記憶回路１００内のアドレス００（１）
（１６）で指定さ〜 １３ れた記憶場所へ、第２のフレームＦ２の２０ピツトのデ
ィジタル信号列Ｆ２ＣＨ４８１〜Ｆ２ＣＨ５Ｂ４は記憶
回路１００内のアドレス２０（１６）〜３３（１６）で
指定された記憶場所へ、第３のフレームＦ３の２０ピツ
トのディジタル信号列Ｆ３Ｃ）１１Ｂ、〜Ｆ３ＣＨ５Ｂ
４は記憶回路１００内のアドレス４０（１６）〜５３（
，６）で指定された記憶場所へ、それぞれ格納される。
ームＦ、 、 Ｆ２及びＦ３からなシ、１フレームが５
チャンネルＣＨ１゜ＣＨ２，ＣＨ３，ＣＨ４及びＣＨ５
，１チャンネルが４ピッ゛−Ｂ、 、 Ｂ２． Ｈ３及
びＢ４から成っている。６０ビツトのバースト状入力デ
ィジタル信号列ＩＤにおいて、第１のフレームＦ１の２
０ピツトのディジタル信号列Ｆ１ＣＨ１Ｂ、〜Ｆ、ＣＨ
５Ｂ４は、記憶回路１００内のアドレス００（１）
（１６）で指定さ〜 １３ れた記憶場所へ、第２のフレームＦ２の２０ピツトのデ
ィジタル信号列Ｆ２ＣＨ４８１〜Ｆ２ＣＨ５Ｂ４は記憶
回路１００内のアドレス２０（１６）〜３３（１６）で
指定された記憶場所へ、第３のフレームＦ３の２０ピツ
トのディジタル信号列Ｆ３Ｃ）１１Ｂ、〜Ｆ３ＣＨ５Ｂ
４は記憶回路１００内のアドレス４０（１６）〜５３（
，６）で指定された記憶場所へ、それぞれ格納される。
ここで、ＸＸ は１６進数表示を示している。
第３図は第１図のフレーム変換回路が読出しモード時に
おいて記憶回路１００から出力されるフレーム変換され
たバースト状出力ディジタル信号列ＯＤのフレーム構成
と読出しアドレス信号のタイミングチャートを示した図
である。
おいて記憶回路１００から出力されるフレーム変換され
たバースト状出力ディジタル信号列ＯＤのフレーム構成
と読出しアドレス信号のタイミングチャートを示した図
である。
第４図は第２図に示されたようなフレーム構成を有する
バースト状入力ディジタル信号列ＩＤを３フレ一ム単位
でフレーム変換する場合のＣＨアドレスカウンタ２０２
及びＦアドレスカウンタ２０１から各々出力されるアド
レス信号Ａ６Ａ５Ａ４Ａ３Ａ２に対応して、記憶回路１
００に書き込まれる信号を示した図で９行方向がＣＨア
ドレスカウンタ２０２の出力（チャンネル対応アドレス
信号Ａ４Ａ３Ａ２）を１列方向がＦアドレスカウンタ２
０１の出力（フレーム対応アドレス信号Ａ６Ａ５）を示
している。尚、ここでは、チャンネル内のビットの配列
変えは行なわれないのでビット対応アドレス信号Ａ、Ａ
ｏに関しては省略した。
バースト状入力ディジタル信号列ＩＤを３フレ一ム単位
でフレーム変換する場合のＣＨアドレスカウンタ２０２
及びＦアドレスカウンタ２０１から各々出力されるアド
レス信号Ａ６Ａ５Ａ４Ａ３Ａ２に対応して、記憶回路１
００に書き込まれる信号を示した図で９行方向がＣＨア
ドレスカウンタ２０２の出力（チャンネル対応アドレス
信号Ａ４Ａ３Ａ２）を１列方向がＦアドレスカウンタ２
０１の出力（フレーム対応アドレス信号Ａ６Ａ５）を示
している。尚、ここでは、チャンネル内のビットの配列
変えは行なわれないのでビット対応アドレス信号Ａ、Ａ
ｏに関しては省略した。
さて、第１図に示されたフレーム変換回路において、記
憶回路１００が書込みモード時の場合。
憶回路１００が書込みモード時の場合。
第１図の実線で示される如く、Ｆアドレスカウンタ２０
１はＣＨアドレスカウンタ２０２０カウント同期信号Ｃ
Ｈ８により動作する。その為、Ｆアドレスカウンタ２０
１及びＣＨアドレスカウンタ２０２の出力ＡＦ（＝Ａ６
Ａ５）−ＡｃＨ（＝Ａ４Ａ３Ａ２）は、第４図において
、 Ｏ−０、０−１、・・・、〇−４．１−０．１−１
． ・・・ 、１−４ ．２−０ ．２−１．・・・
、２−４の如き順に動作し、それに対応して第２図に示
されるバースト状入力ディジタル信号ＩＤは、記憶回路
１００に第４図に示される如（、Ｆｌ −ＣＩ、
、 Ｆｌ −ＯＨ２１・・・ 、 Ｆｌ
−ＣＨ５、Ｆ’２−ＣＨＦ−ＣＨ・・・ Ｆ −
ＣＨ３，Ｆ、−ＣＨｌ。
１はＣＨアドレスカウンタ２０２０カウント同期信号Ｃ
Ｈ８により動作する。その為、Ｆアドレスカウンタ２０
１及びＣＨアドレスカウンタ２０２の出力ＡＦ（＝Ａ６
Ａ５）−ＡｃＨ（＝Ａ４Ａ３Ａ２）は、第４図において
、 Ｏ−０、０−１、・・・、〇−４．１−０．１−１
． ・・・ 、１−４ ．２−０ ．２−１．・・・
、２−４の如き順に動作し、それに対応して第２図に示
されるバースト状入力ディジタル信号ＩＤは、記憶回路
１００に第４図に示される如（、Ｆｌ −ＣＩ、
、 Ｆｌ −ＯＨ２１・・・ 、 Ｆｌ
−ＣＨ５、Ｆ’２−ＣＨＦ−ＣＨ・・・ Ｆ −
ＣＨ３，Ｆ、−ＣＨｌ。
Ｆ３− ＣＨ２，・・・、 Ｆ３− ＣＨ５が書き込ま
れていく。
れていく。
一方、記憶回路１００が読出しモード時の場合。
第１図の破線で示される如（、ＣＨＨＦレスカウンタ２
０２はＦアドレスカウンタ２０１０カウント同期信号Ｆ
Ｓによね動作する。その為、Ｆアドレスカウンタ２０１
及びＣＨＨＦレスカウンタ２０２の出力Ａ、 −Ａｃｍ
は、第４図において、〇−０，１−０，２−０，０−１
，１−１，２−１゜・・・、Ｏ−４，１−４，２−４の
順に動作し、それに対応して第３図に示されるバースト
状出力ディジタル信号ＯＤは、記憶回路１００から第４
図に示される如（、Ｆ、−ＣＨ４，Ｆ２− ＣＨｌ、
Ｆ３−ＣＨｌ、 Ｆ、−ＣＨ２，Ｆ２− ＣＨ２，Ｆ、
−ＣＨ２，・・・。
０２はＦアドレスカウンタ２０１０カウント同期信号Ｆ
Ｓによね動作する。その為、Ｆアドレスカウンタ２０１
及びＣＨＨＦレスカウンタ２０２の出力Ａ、 −Ａｃｍ
は、第４図において、〇−０，１−０，２−０，０−１
，１−１，２−１゜・・・、Ｏ−４，１−４，２−４の
順に動作し、それに対応して第３図に示されるバースト
状出力ディジタル信号ＯＤは、記憶回路１００から第４
図に示される如（、Ｆ、−ＣＨ４，Ｆ２− ＣＨｌ、
Ｆ３−ＣＨｌ、 Ｆ、−ＣＨ２，Ｆ２− ＣＨ２，Ｆ、
−ＣＨ２，・・・。
Ｆｌ、＋ ＣＨ，、、Ｆ２− ＣＨ５，Ｆ、 −ＣＨ５
のように読み出される。このようにして、第２図に示さ
れる如きフレーム構成のバースト状入力ディジタル信号
列ＩＤは、第３図に示される如きフレーム構成のバース
ト状出力ディジタル信号列ＯＤにフレーム変換される。
のように読み出される。このようにして、第２図に示さ
れる如きフレーム構成のバースト状入力ディジタル信号
列ＩＤは、第３図に示される如きフレーム構成のバース
ト状出力ディジタル信号列ＯＤにフレーム変換される。
以上の説明で明らかな様に２本発明によれば。
選択回路によりチャンネル対応のアドレスカウンタとフ
レーム対応のアドレスカウンタのカウント類を記憶回路
の書込み時と読出し時とで逆にしているので、 ＲＯＭ
を使う事なく簡単で且つ安価なフレーム変換回路が提供
出来る。
レーム対応のアドレスカウンタのカウント類を記憶回路
の書込み時と読出し時とで逆にしているので、 ＲＯＭ
を使う事なく簡単で且つ安価なフレーム変換回路が提供
出来る。
第１図は本発明によるフレーム変換回路の一実施例の構
成を示したブロック図、第２図はバースト状入力ディジ
タル信号列のフレーム構成と書込みアドレス信号のタイ
ミングチャートの一例を示した図、第３図はバースト状
出力ディジタル信号列のフレーム構成と読出しアドレス
信号のタイミングチャートの一例を示した図、第４図は
アドレス信号に対応して記憶回路に書き込まれる信号の
一例を示した図、第５図は従来のフレーム変換回路の構
成を示したブロック図である。 １００・・・記憶回路、２００・・・アドレス信号発生
回路、２０１・・・フレーム用３進アドレスカウンタ。 ２０２・・・チャンネル用５進アドレスカウンタ。 ２０３・・・ピット用４進アドレスカウンタ、２０４・
・・選択回路。 ４ｏｏ ：アドレス信号発生回路 書−１図ｎｎ ２°Ｏ” ７ＦＬ−７＝４Ｍ”Ａ’ｅ−ＷＪ”第５図ｇ
（（（＜Ｃ＜ （（１３Ｑ ＼ Ｑ 叱
成を示したブロック図、第２図はバースト状入力ディジ
タル信号列のフレーム構成と書込みアドレス信号のタイ
ミングチャートの一例を示した図、第３図はバースト状
出力ディジタル信号列のフレーム構成と読出しアドレス
信号のタイミングチャートの一例を示した図、第４図は
アドレス信号に対応して記憶回路に書き込まれる信号の
一例を示した図、第５図は従来のフレーム変換回路の構
成を示したブロック図である。 １００・・・記憶回路、２００・・・アドレス信号発生
回路、２０１・・・フレーム用３進アドレスカウンタ。 ２０２・・・チャンネル用５進アドレスカウンタ。 ２０３・・・ピット用４進アドレスカウンタ、２０４・
・・選択回路。 ４ｏｏ ：アドレス信号発生回路 書−１図ｎｎ ２°Ｏ” ７ＦＬ−７＝４Ｍ”Ａ’ｅ−ＷＪ”第５図ｇ
（（（＜Ｃ＜ （（１３Ｑ ＼ Ｑ 叱
Claims (1)
- １、１フレームがＭチャンネル、１チャンネルがＬビッ
トからなるＮフレームのバースト状入力ディジタル信号
列を一時記憶するための随時読出し書込み可能な記憶回
路と、上記記憶回路に上記バースト状入力ディジタル信
号列を書き込むための書込みアドレス信号と上記記憶回
路から上記バースト状入力ディジタル信号列の各フレー
ム毎の同一チャンネルの信号をＮフレーム単位毎に１つ
にまとめたフレーム変換されたバースト状出力ディジタ
ル信号列を読み出すための読出しアドレス信号とを発生
するアドレス信号発生回路とを備えたフレーム変換回路
において、上記アドレス信号発生回路は、上記バースト
状入力ディジタル信号列のフレームに対応するアドレス
信号を発生するＮ進アドレスカウンタと、該フレーム内
のチャンネルのチャンネル番号に対応するアドレス信号
を発生するＭ進アドレスカウンタと、該チャンネル内の
ビットのビット番号に対応するアドレス信号を発生する
Ｌ進アドレスカウンタと、上記バースト状入力ディジタ
ル信号列の上記記憶回路への書込み時には上記Ｌ進アド
レスカウンタのカウント同期信号を上記Ｍ進アドレスカ
ウンタへ、上記Ｍ進アドレスカウンタのカウント同期信
号を上記Ｎ進アドレスカウンタへ入力し、上記フレーム
変換されたバースト状出力ディジタル信号列の上記記憶
回路からの読出し時には上記Ｌ進アドレスカウンタのカ
ウント同期信号を上記Ｎ進アドレスカウンタへ、上記Ｎ
進アドレスカウンタのカウント同期信号を上記Ｍ進アド
レスカウンタへ入力する様各アドレスカウンタのカウン
ト同期信号を選択接続する選択回路とを備え、上記記憶
回路のアドレス入力端子は、上記Ｎ進アドレスカウンタ
より出力されるフレーム対応のアドレス信号を入力する
第１のアドレス入力端子と、上記Ｍ進アドレスカウンタ
より出力されるチャンネル対応のアドレス信号を入力す
る第２のアドレス入力端子と、上記Ｌ進アドレスカウン
タより出力されるビット対応のアドレス信号を入力する
第３のアドレス入力端子とに区分されている事を特徴と
するフレーム変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7758085A JPS61237539A (ja) | 1985-04-13 | 1985-04-13 | フレ−ム変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7758085A JPS61237539A (ja) | 1985-04-13 | 1985-04-13 | フレ−ム変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61237539A true JPS61237539A (ja) | 1986-10-22 |
Family
ID=13637923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7758085A Pending JPS61237539A (ja) | 1985-04-13 | 1985-04-13 | フレ−ム変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237539A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320529A (ja) * | 1986-07-15 | 1988-01-28 | Hitachi Ltd | 知識獲得方式 |
| JPS63128830A (ja) * | 1986-11-19 | 1988-06-01 | Hitachi Ltd | フレ−ムメモリ制御回路 |
| JPH0787156A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 時分割多重回線処理装置 |
-
1985
- 1985-04-13 JP JP7758085A patent/JPS61237539A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320529A (ja) * | 1986-07-15 | 1988-01-28 | Hitachi Ltd | 知識獲得方式 |
| JPS63128830A (ja) * | 1986-11-19 | 1988-06-01 | Hitachi Ltd | フレ−ムメモリ制御回路 |
| JPH0787156A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 時分割多重回線処理装置 |
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