JPS58137348A - 信号変換回路 - Google Patents
信号変換回路Info
- Publication number
- JPS58137348A JPS58137348A JP57019123A JP1912382A JPS58137348A JP S58137348 A JPS58137348 A JP S58137348A JP 57019123 A JP57019123 A JP 57019123A JP 1912382 A JP1912382 A JP 1912382A JP S58137348 A JPS58137348 A JP S58137348A
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- JP
- Japan
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- output
- circuit
- signal
- input
- data
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は８ビット単位に信号処理するティジタルデータ
端局装置に使用されるデータ信号変換回路に関する。
端局装置に使用されるデータ信号変換回路に関する。
ディジタル同期網内のディジタル端局装置は、局内のク
ロック供給装置から分配される局内フレーム位相にデー
タ信号のフレーム位相を合わせてデータ信号の送受信を
行なったり、低次群のデータ信号を高次群にあるいは、
その逆変換を行なっている。
ロック供給装置から分配される局内フレーム位相にデー
タ信号のフレーム位相を合わせてデータ信号の送受信を
行なったり、低次群のデータ信号を高次群にあるいは、
その逆変換を行なっている。
従来、この様な局内フレーム位相にデータ信号のオクテ
ツト位相合わせは位相合せ用同期回路により行なわれ、
またデータ信号を低次群から高次群にあるいはその逆変
換は信号変換回路により行なわれというように、各機能
毎にその機能に合った回路を準備しなけれはならないた
め装置のハードが増大し、コストアップの一因となって
いる。
ツト位相合わせは位相合せ用同期回路により行なわれ、
またデータ信号を低次群から高次群にあるいはその逆変
換は信号変換回路により行なわれというように、各機能
毎にその機能に合った回路を準備しなけれはならないた
め装置のハードが増大し、コストアップの一因となって
いる。
本発明は上述の欠点を除去し凡用性のある信号変換回路
を提供することにある。
を提供することにある。
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、本発明の信号変換回路は、データ信号が与え
られるデータ入力端子１と、入力データ信号用クロック
信号が与えられる入力クロック用端子２と、入力データ
用位相制御信号が与えられる入力位相信号端子３と、デ
ータ信号が出力されるデータ出力端子４と、出力データ
用クロック信号が与えられる出力クロック用端子５と、
出力データ用位相制御信号が与えられる出力位相信号端
子６と、端子ｌに与えられた入力データ信号が格納され
るメモリ回路７と、このメモリ回路７への書き込み用ア
ドレスを発生する書込みアドレス発生回路（ＷＡＤＤ回
路）８と、メモリ回路７からデータ信号を読み出すため
の読出しアドレスを発生する読出しアドレス発生（）ｔ
ＡＤＤ）回路／９と、読出しアドレス発生回路の書き込
みアドレスを制御するアドレス制御回路１０とから構成
されている。ＷＡＤＩ）回路８は、端子３から与えられ
る入力位相信号を微分する微分回路８２と、この微分回
路８２の出力によｐセットされ端子２から与えられる入
力クロック信号を９個計数する毎にｌり出力を発生する
カウンタ８１と、微分回路８２の出力を受けるフリップ
７０ツブ（ｋ’／に’ ） ｓ ａと、カウンタ８２の
出力を２分周する分周回路８４と、入力クロック信号と
Ｆ／Ｐ ｇ ３の出力との出力から後述スるシフトレジ
スタのシフトパルスを作成するナンドグー・ト８５とか
ら構成されている。
において、本発明の信号変換回路は、データ信号が与え
られるデータ入力端子１と、入力データ信号用クロック
信号が与えられる入力クロック用端子２と、入力データ
用位相制御信号が与えられる入力位相信号端子３と、デ
ータ信号が出力されるデータ出力端子４と、出力データ
用クロック信号が与えられる出力クロック用端子５と、
出力データ用位相制御信号が与えられる出力位相信号端
子６と、端子ｌに与えられた入力データ信号が格納され
るメモリ回路７と、このメモリ回路７への書き込み用ア
ドレスを発生する書込みアドレス発生回路（ＷＡＤＤ回
路）８と、メモリ回路７からデータ信号を読み出すため
の読出しアドレスを発生する読出しアドレス発生（）ｔ
ＡＤＤ）回路／９と、読出しアドレス発生回路の書き込
みアドレスを制御するアドレス制御回路１０とから構成
されている。ＷＡＤＩ）回路８は、端子３から与えられ
る入力位相信号を微分する微分回路８２と、この微分回
路８２の出力によｐセットされ端子２から与えられる入
力クロック信号を９個計数する毎にｌり出力を発生する
カウンタ８１と、微分回路８２の出力を受けるフリップ
７０ツブ（ｋ’／に’ ） ｓ ａと、カウンタ８２の
出力を２分周する分周回路８４と、入力クロック信号と
Ｆ／Ｐ ｇ ３の出力との出力から後述スるシフトレジ
スタのシフトパルスを作成するナンドグー・ト８５とか
ら構成されている。
また、ＲＡＤＤ回路９は、端子６から与えられる出力位
相信号を微分する微分回路９３と、この微分回路９３の
出力により制御され端子５から与えられるクロック信号
により読出しアドレスを発生するカウンタ９２と、微分
画路９３の出力を２分周する分周回路９１と、微分回路
９３の出力を受けるＦ／Ｆ ９４とから構成されている
。一方、メモリ回路７は、端子１から与えられる入力デ
ータをゲート８５からのり四ツク信号によシ格納する１
６ビツトシフトレジスタ７１と、このシフトレジスタの
並列出力を２分周回路８４の出力によシラッチするラッ
チ回路７２と、このラッチ回路の出力を分周回路９１の
出力によシ２ツチするラッチ回路７３と、このラッチ回
路７３の出力の上位８ビツトおよび下位８ピツトが与え
られるセレクタ７４および７５と、これらセレクタ７４
および７５の出力を選択するゲート７６とから構成され
ている。
相信号を微分する微分回路９３と、この微分回路９３の
出力により制御され端子５から与えられるクロック信号
により読出しアドレスを発生するカウンタ９２と、微分
画路９３の出力を２分周する分周回路９１と、微分回路
９３の出力を受けるＦ／Ｆ ９４とから構成されている
。一方、メモリ回路７は、端子１から与えられる入力デ
ータをゲート８５からのり四ツク信号によシ格納する１
６ビツトシフトレジスタ７１と、このシフトレジスタの
並列出力を２分周回路８４の出力によシラッチするラッ
チ回路７２と、このラッチ回路の出力を分周回路９１の
出力によシ２ツチするラッチ回路７３と、このラッチ回
路７３の出力の上位８ビツトおよび下位８ピツトが与え
られるセレクタ７４および７５と、これらセレクタ７４
および７５の出力を選択するゲート７６とから構成され
ている。
アドレス制御回路１０は書込みアドレス発生回路８よシ
出力されたアドレス信号と読出しアドレス発生回路９よ
り出力されたアドレス信号を比較し同位相になった場合
（スリップが発生）は書込みアドレス発生回路８に信号
を送出して書込みアドレスを８ビツトジヤンプさせメモ
リ回路７の書き込み読出しアドレスを基本状態に戻す０
次にデータ速度ｆ１の入力データをデータ速度ｆ。
出力されたアドレス信号と読出しアドレス発生回路９よ
り出力されたアドレス信号を比較し同位相になった場合
（スリップが発生）は書込みアドレス発生回路８に信号
を送出して書込みアドレスを８ビツトジヤンプさせメモ
リ回路７の書き込み読出しアドレスを基本状態に戻す０
次にデータ速度ｆ１の入力データをデータ速度ｆ。
＝ｎｆ１の出力データに変換（多重変換と称す）すると
きの第１図の信号変換回路の動作を第２図を参照して説
明する。なお、以下の説明では、出力データの速度りは
入力データの速＞ｆ＋の２倍として説明する。端子１に
与えられたデータ速度ｆ、の各々８ビツトから構成され
る入力データＸおよびＹ（第２Ａ図（ｂ））は、端子２
から与えられる入力クロック信号（第２Ａ図（ＩＪ）に
よりシフトレジスタ７１に書込まれる。なお、カウンタ
８１は入力クロックを９個計数する前に微分回路８２の
出力（第２Ａ図（ｄ））によシセットされるため、第２
Ａ図（ｅｌに示すように、。１１を保持する。このため
、シフトレジスタ７１のシフトクロックとして入力用ク
ロ、りがそのまま供給される。書込まれた入力データＸ
およびＹは、２分周回路の出力（第２Ａ図（Ｃ））によ
シラッチ回路７２にラッチされる。
きの第１図の信号変換回路の動作を第２図を参照して説
明する。なお、以下の説明では、出力データの速度りは
入力データの速＞ｆ＋の２倍として説明する。端子１に
与えられたデータ速度ｆ、の各々８ビツトから構成され
る入力データＸおよびＹ（第２Ａ図（ｂ））は、端子２
から与えられる入力クロック信号（第２Ａ図（ＩＪ）に
よりシフトレジスタ７１に書込まれる。なお、カウンタ
８１は入力クロックを９個計数する前に微分回路８２の
出力（第２Ａ図（ｄ））によシセットされるため、第２
Ａ図（ｅｌに示すように、。１１を保持する。このため
、シフトレジスタ７１のシフトクロックとして入力用ク
ロ、りがそのまま供給される。書込まれた入力データＸ
およびＹは、２分周回路の出力（第２Ａ図（Ｃ））によ
シラッチ回路７２にラッチされる。
ラッチされた入力データＸおよびＹは、端子６に与えら
れる出力位相信号（第２Ｂ図（ａ））に同期した制御信
号（第２Ｂ図（ｂ））でラッチ回路７３にラッチされる
。このラッチ回路出力のうちデータＸは、制御信号のロ
ーレベルに応答してセレクタ７４に与えられる（第２Ｂ
図（ｅＪ ）。一方、このセレクタフ４のデータＸは出
力クロック（第２Ｂ図（ｄ））に応答するカウンタ９２
からの読出しアドレス１〜８によＦ）Ｊ＠次読み出され
、ゲート７６を介して端子４に出力される（第２Ｂ図（
ｅＪ ）。このようにして、ｆｌ速度のデータＸがｆ、
速度のデータに多重変換される。
れる出力位相信号（第２Ｂ図（ａ））に同期した制御信
号（第２Ｂ図（ｂ））でラッチ回路７３にラッチされる
。このラッチ回路出力のうちデータＸは、制御信号のロ
ーレベルに応答してセレクタ７４に与えられる（第２Ｂ
図（ｅＪ ）。一方、このセレクタフ４のデータＸは出
力クロック（第２Ｂ図（ｄ））に応答するカウンタ９２
からの読出しアドレス１〜８によＦ）Ｊ＠次読み出され
、ゲート７６を介して端子４に出力される（第２Ｂ図（
ｅＪ ）。このようにして、ｆｌ速度のデータＸがｆ、
速度のデータに多重変換される。
第１図の信号変換回路においては、前述の多重変換動作
の他に 入力データ信号のオクテツト速度（ビットレートのｉ）
：ｆｌ （Ｈｚ） 入力データ信号の位相制御信号の位相： ５ａ、 （ｓ
ｅ□出力データ信号のオクテツト速＃ ： ｆｔ
（Ｈｚ）出力データ信号の位相制御信号の位相” ９’
ｔ （ｓｅｃ）とするとき、次に述べる４種類の信号変
換機能（モードと称す）を実現できる。
の他に 入力データ信号のオクテツト速度（ビットレートのｉ）
：ｆｌ （Ｈｚ） 入力データ信号の位相制御信号の位相： ５ａ、 （ｓ
ｅ□出力データ信号のオクテツト速＃ ： ｆｔ
（Ｈｚ）出力データ信号の位相制御信号の位相” ９’
ｔ （ｓｅｃ）とするとき、次に述べる４種類の信号変
換機能（モードと称す）を実現できる。
第１のモードは、ｎ−ｆｒ＝ｆ＊ ＜ ｎは１以外の正
整数）のとき、為で規定される位相に間けつ的に１個の
オクテツト（８とットデータ）を出力する（バースト形
式）信号変換機能である。このモードは第１図のゲート
回路７６に端子１１からセレクタ７４および７５の出力
の一部のみを端子４に出力するためにＦ／Ｆ９からの出
力をチャンネルパルス信号（第２Ｂ図（ｂ））として与
えることによシ行える。すなわち、第２Ｂ図において、
複数の出力データＸ（ここでは２個）の中からチャンネ
ルパルス信号によシー個の出力データＸを選択すること
により行なわれる。
整数）のとき、為で規定される位相に間けつ的に１個の
オクテツト（８とットデータ）を出力する（バースト形
式）信号変換機能である。このモードは第１図のゲート
回路７６に端子１１からセレクタ７４および７５の出力
の一部のみを端子４に出力するためにＦ／Ｆ９からの出
力をチャンネルパルス信号（第２Ｂ図（ｂ））として与
えることによシ行える。すなわち、第２Ｂ図において、
複数の出力データＸ（ここでは２個）の中からチャンネ
ルパルス信号によシー個の出力データＸを選択すること
により行なわれる。
第２のモードは、ｆ１＝ｍ ’ ｆｔ （ｍはｌ以外の
正整数）のとき、ｍ個のオクテツトから成る入力信号（
ユニバーサル形式）からダ、で規定した１個のオクテツ
トを標本化しこれをｆｌに速度変換する信号変換機能で
ある。ｍ ＝ ２のときの第２のモードの動作を第３Ａ
図および第３Ｂ図を参照して説明する。この第２のモー
ドにおいては、カウンタ８１は端子２から与えられる入
力クロックを９個計数する毎に出力を発生（第３Ａ図（
ｄ））するため、Ｆ／Ｆ、）！（８３はカウンタ８１の
出力に応答して第３Ａ図（ｅ）に示すような出力を発生
する。この結果、シフトレジスタ７１のシフトクロック
は多重入力データ（第３Ａ図（ｇ））の１部（第３Ａ図
（ｈ））のみを書き込むような信号となる（第３Ａ図（
ｈ））。このようにして書き込まれたデータＸおよびＹ
はセレクタ７４および７５に与えられ、カウンタ９２か
らの読出しクロック（第３Ｂ図（ｂ））により読み出さ
れる（第３Ｂ図（ｄｌ ） 。
正整数）のとき、ｍ個のオクテツトから成る入力信号（
ユニバーサル形式）からダ、で規定した１個のオクテツ
トを標本化しこれをｆｌに速度変換する信号変換機能で
ある。ｍ ＝ ２のときの第２のモードの動作を第３Ａ
図および第３Ｂ図を参照して説明する。この第２のモー
ドにおいては、カウンタ８１は端子２から与えられる入
力クロックを９個計数する毎に出力を発生（第３Ａ図（
ｄ））するため、Ｆ／Ｆ、）！（８３はカウンタ８１の
出力に応答して第３Ａ図（ｅ）に示すような出力を発生
する。この結果、シフトレジスタ７１のシフトクロック
は多重入力データ（第３Ａ図（ｇ））の１部（第３Ａ図
（ｈ））のみを書き込むような信号となる（第３Ａ図（
ｈ））。このようにして書き込まれたデータＸおよびＹ
はセレクタ７４および７５に与えられ、カウンタ９２か
らの読出しクロック（第３Ｂ図（ｂ））により読み出さ
れる（第３Ｂ図（ｄｌ ） 。
第３のモードは、ｆ、＝ｍｆｔ（ｍは１以外の正整数）
のとき間けつ的な１個のオクテツトから成る入力信号（
バースト形式）を為で標本化し、これをｆｌに速度変換
する信号変換機能である。この第３のモードは、第２の
モードにおける入力データが多重化されていない場合に
相当するので、これ以上の説明は省く。
のとき間けつ的な１個のオクテツトから成る入力信号（
バースト形式）を為で標本化し、これをｆｌに速度変換
する信号変換機能である。この第３のモードは、第２の
モードにおける入力データが多重化されていない場合に
相当するので、これ以上の説明は省く。
第４のモードは、ｆ、二ｆ宜、グ、半ダｔのときダ１．
ダ！で規定される位相合せ機能である。すなわち、入力
位相信号に同期したシフトクロックにより入力データを
シフトレジスタに書き込み、出力位相信号によシ書き込
まれたデータを読出す鼻根能であシ、このモードは第１
〜第３のモードにおいても行なわれているので詳細は省
く。
ダ！で規定される位相合せ機能である。すなわち、入力
位相信号に同期したシフトクロックにより入力データを
シフトレジスタに書き込み、出力位相信号によシ書き込
まれたデータを読出す鼻根能であシ、このモードは第１
〜第３のモードにおいても行なわれているので詳細は省
く。
以上のように、本発明では一つの回路で複数の信号変換
機能を実現できるため、各機能毎に信号変換回路を用意
する従来構成に比して装置を小型化できるという効果が
ある。
機能を実現できるため、各機能毎に信号変換回路を用意
する従来構成に比して装置を小型化できるという効果が
ある。
第１図は本発明の一実施例を示す回路図、第２Ａ図（ａ
）〜（ｂ）、第２Ｂ図（ａｌ 〜（ｂ） 、第３Ａ図（
１ｍ） 〜（ｈＪおよび第３Ｂ図（ａ）〜（ｄＪは第１
図の回路の動作を説明するタイムチャートである。 第１図において、７・・・・・・メモリ回路、９・・・
・・・読出しアドレス発生回路、８・・・・・・書込み
アドレス発特許庁長官 殿 １．事件の表示 昭和５７年 特 詐 願第１９１
２３号２、発明の名称 信号変換回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五Ｉ’１１３７番８号 住友
ミ田ビル日本電気株式会社内 ′ （６５９１） 弁理上 内 原 普］・５、補正
命令の日付 昭和５７年５月２５日（発送日） ６、補正の対象 明細書の「図面の簡単な説明」の欄 ７ 補正の内容 明細書簡１０頁５行目、６行目に［第２Ａ図１ｍｌ〜ｌ
ｂｌ 、第２Ｂ図ＩＪＩ） 〜（ｂ）Ｊとあるを［第２
Ａ図（ａ）〜げ）、第２Ｂ図（ａ）〜（ｆ）」と補正す
る。
）〜（ｂ）、第２Ｂ図（ａｌ 〜（ｂ） 、第３Ａ図（
１ｍ） 〜（ｈＪおよび第３Ｂ図（ａ）〜（ｄＪは第１
図の回路の動作を説明するタイムチャートである。 第１図において、７・・・・・・メモリ回路、９・・・
・・・読出しアドレス発生回路、８・・・・・・書込み
アドレス発特許庁長官 殿 １．事件の表示 昭和５７年 特 詐 願第１９１
２３号２、発明の名称 信号変換回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五Ｉ’１１３７番８号 住友
ミ田ビル日本電気株式会社内 ′ （６５９１） 弁理上 内 原 普］・５、補正
命令の日付 昭和５７年５月２５日（発送日） ６、補正の対象 明細書の「図面の簡単な説明」の欄 ７ 補正の内容 明細書簡１０頁５行目、６行目に［第２Ａ図１ｍｌ〜ｌ
ｂｌ 、第２Ｂ図ＩＪＩ） 〜（ｂ）Ｊとあるを［第２
Ａ図（ａ）〜げ）、第２Ｂ図（ａ）〜（ｆ）」と補正す
る。
Claims (1)
- 入力データ信号を受ける第１の入力端子と、この入力デ
ータ信号に同期した入力用クロック信号が与えられる第
２の入力端子と、前記入力データ信号の位相を規定する
入力用位相制御信号が与えられる第３の入力端子と、出
力データ信号が出力される出力端子と、この出力データ
信号に声」期した出力用クロック信号が与えられる第４
の入力端子と、前記出力データ信号の位相を規定する出
力用位相制御信号が与えられる第５の入力端子と、齢記
入力データ信号を一時記憶するメモリ回路と、前記入力
用クロック信号および前記入力位相制御信号に応答して
前記メモリ回路に前記入力データ信号を書き込むための
書込み用アドレスを発生する回路と、前記出力用クロッ
ク信号と１７ｉｊへ出力制御信号とに応答して前記メモ
リ回路に記憶されたデータ信号を読出すための読出しア
ドレスを発生する回路と、前記書込みおよび読出しアド
レスを制御するアドレス制御（ロ）路とから構成された
仁とを特徴とする信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019123A JPS58137348A (ja) | 1982-02-09 | 1982-02-09 | 信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019123A JPS58137348A (ja) | 1982-02-09 | 1982-02-09 | 信号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137348A true JPS58137348A (ja) | 1983-08-15 |
| JPS6367784B2 JPS6367784B2 (ja) | 1988-12-27 |
Family
ID=11990684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019123A Granted JPS58137348A (ja) | 1982-02-09 | 1982-02-09 | 信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137348A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49116903A (ja) * | 1973-03-10 | 1974-11-08 | ||
| JPS5075341A (ja) * | 1973-11-02 | 1975-06-20 | ||
| JPS50147815A (ja) * | 1974-05-18 | 1975-11-27 | ||
| JPS547816A (en) * | 1977-06-20 | 1979-01-20 | Nippon Telegr & Teleph Corp <Ntt> | Phase synchronous system |
| JPS5696552A (en) * | 1979-12-29 | 1981-08-04 | Fujitsu Ltd | Erastic storage |
-
1982
- 1982-02-09 JP JP57019123A patent/JPS58137348A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49116903A (ja) * | 1973-03-10 | 1974-11-08 | ||
| JPS5075341A (ja) * | 1973-11-02 | 1975-06-20 | ||
| JPS50147815A (ja) * | 1974-05-18 | 1975-11-27 | ||
| JPS547816A (en) * | 1977-06-20 | 1979-01-20 | Nippon Telegr & Teleph Corp <Ntt> | Phase synchronous system |
| JPS5696552A (en) * | 1979-12-29 | 1981-08-04 | Fujitsu Ltd | Erastic storage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367784B2 (ja) | 1988-12-27 |
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