JPH0698031A

JPH0698031A - ディジタル会議トランクシステム

Info

Publication number: JPH0698031A
Application number: JP4245006A
Authority: JP
Inventors: Naoya Takamatsu; 直也高松
Original assignee: Fujitsu Ltd; Fujitsu Kansai Communication Systems Ltd
Current assignee: Fujitsu Ltd; Fujitsu Kansai Communication Systems Ltd
Priority date: 1992-09-14
Filing date: 1992-09-14
Publication date: 1994-04-08
Also published as: US5452298A

Abstract

(57)【要約】【目的】入出力兼用のメモリ手段を用いたディジタル
会議トランクシステムに関し、簡単な構成で装置容積が
小さく、しかも低コストの会議トランクシステムを提供
することを目的とする。【構成】複数回線に対応するタイムスロットＴｓｎ
（ｎ；０，１…１５）よりの入力ハイウェーデータｄｎ
を加減算処理して上記各タイムスロットＴｓｎに対応す
る出力ハイウェーデータＤｎを作成し、出力するディジ
タル会議トランクシステムにおいて、上記タイムスロッ
トＴｓｎよりの入力ハイウェーデータｄｎをメモリ手段
２００に記憶し、上記メモリ手段２００に記憶された入
力ハイウェーデータｄｎを読み出して加減算処理し、各
タイムスロットＴｓｎに対応する出力ハイウェーデータ
Ｄｎを求め、該出力ハイウェーデータＤｎを一旦上記メ
モリ手段２００に記憶させた後、各タイムスロットＴｓ
ｎに出力することを特徴とするものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はディジタル会議トラン
クシステムに関し、特に、入出力兼用のメモリ手段を用
いたディジタル会議トランクシステムに関するものであ
る。

【０００２】

【従来技術】同時に複数の回線で相互に会話ができるシ
ステムが電話会議システムである。図１１は従来の電話
会議システムの概要を示すブロック図であり、図１２、
図１３（図１３は図１２より続く）はそのタイミング図
である。

【０００３】入力ハイウェーデータｄｎ（ｎ：添字0,1
…15) は、図１２、図１３（ａ）に示すように所定周波
数Ｎ／４（Ｎ：例えば１ＭＨｚであってＮ／４は例えば
２５６ＫＨｚ）のタイムスロット(1タイムスロットは８
ビット) で順次伝送され、シフトレジスタ９０ｎに順次
シリーズデータとして収納される。すなわち、1 タイム
スロットは８ビットであるので周波数２Ｎ（例えば２Ｍ
Ｈｚ）のメインクロックで１ビットずつシフトレジスタ
９０₁₅より順にシフトレジスタ９０₁₄→９０₁₃…の方向
にシフトされる。

【０００４】これによって１６タイムスロットＴＳ０〜
ＴＳ１５の各データがそれぞれシフトレジスタ９０₀、
９０₁…９０₁₅に収納された時点で（図１２、図１３
（ｂ））、データセレクタ８０で所定数Ｐ（Ｐは会議シ
ステムで会議可能な回線数）のタイムスロット分〔この
例では４タイムスロット（ＴＳ０、ＴＳ１、ＴＳ２、Ｔ
Ｓ３）〕のデータｄ₀、ｄ₁、ｄ₂、ｄ₃を各シフトレ
ジスタ９０₀〜９０₃より２タイムスロット（図１３、
ＴＳ１６、ＴＳ１７）の時間で読み出して、ＰＣＭデー
タからリニアデータに変換するＰ／Ｌ変換手段３０ａを
介して加減算回路７０に入力される（図１３（ｃ））。
この加減算回路７０では上記入力ハイウェーデータｄｎ
が順次加え合わされてタイムスロットＴＳ１７で加算デ
ータｄａ＝ｄ₀＋ｄ₁＋ｄ₂＋ｄ₃を得る。

【０００５】続く２タイムスロット（ＴＳ１８、ＴＳ１
９）で、該加算データｄａと各スロットのデータｄ₀、
ｄ₁、ｄ₂、ｄ₃を用いて各タイムスロット（ＴＳ０〜
ＴＳ３）に出力すべき出力ハイウェーデータＤ₀＝ｄ₁
＋ｄ₂＋ｄ₃、Ｄ₁＝ｄ₀＋ｄ₂＋ｄ₃、Ｄ₂＝ｄ₀＋
ｄ₁＋ｄ₃、Ｄ₃＝ｄ₀＋ｄ₁＋ｄ₂を算出する。

【０００６】このようにして算出した出力ハイウェーデ
ータＤｎを、リニアデータをＰＣＭデータに変換するＬ
／Ｐ変換手段３０ｂを介して出力用シフトレジスタ６０
ｎに一旦記憶する。このときデコーダ４０よりの信号を
受けてシフトレジスタ６０ｎはシフトレジスタ６０₀→
６０₁→６０₂…の順に開かれて、所定のレジスタ６０
ｎに所定の出力ハイウェーデータＤｎが記憶される。

【０００７】その後、次の４スロット（ＴＳ４、ＴＳ
５、ＴＳ６、ＴＳ７）の入力ハイウェーデータｄ₄〜ｄ
₇の処理がなされ、出力データＤ₄＝ｄ₅＋ｄ₆＋
ｄ₇、Ｄ₅＝ｄ₄＋ｄ₆＋ｄ₇、Ｄ₆＝ｄ₄＋ｄ₅＋ｄ
₇、Ｄ₇＝ｄ₄＋ｄ₅＋ｄ₆が求められ、それぞれ対応
するレジスタ６０ｎに出力される（タイムスロットＴＳ
２０〜ＴＳ２３）。更に残りの４つ２組のハイウェーデ
ータ（ｄ₈〜ｄ₁₁）、（ｄ₁₂〜ｄ₁₅）も、タイムスロッ
ト（ＴＳ２４〜ＴＳ２７）、（ＴＳ２８〜ＴＳ３１）で
順次処理がなされるようになっている。

【０００８】すべてのシフトレジスタ６０₀〜６０₁₅に
出力ハイウェーデータＤｎが入力された時点で、該シフ
トレジスタ６０ｎをシフトしながら順次出力されること
になり、また同時に次の入力ハイウェーデータｄｎが入
力されることになる。

【０００９】上記したユニットは通常２組設けられ、一
方のシフトレジスタ６０で０〜１５タイムスロットのハ
イウェーデータが処理され他方のユニットでは次の１６
〜３１タイムスロットのハイウェーデータが、処理され
る。

【００１０】尚、図１１において各種タイミング信号は
タイミング回路５０で形成されている。以上４回線一組
で会議トランクを組む場合について説明したが、８回線
一組で会議トランクを組む場合には上記のように４タイ
ムスロットずつの入力ハイウェーデータｄｎを読み出し
て加減算処理するのではなく、８タイムスロット単位の
入力ハイウェーデータｄｎを読み出して加減算処理す
る。

【００１１】従って、４回線一組のトランクと８回線一
組のトランクを切り変えるためには、原理的にはセレク
タ８０を制御するタイミング信号を変えるようにするこ
とになる。

【００１２】

【発明が解決しようとする課題】上記従来のシステムに
よると、入力側と出力側に配置したシフトレジスタ９０
ｎ、６０ｎ（バッファメモリ）は、入力側がシリーズデ
ータとして入力される入力ハイウェーデータｄｎを順次
シフトさせてからパラレルデータに変換するのに対し、
出力側はパラレルデータとして入力された出力ハイウェ
ーデータＤｎをシフトしながらシリーズデータとして出
力するようになっている。従ってシフトレジスタ９０ｎ
と６０ｎはその機能が相互に異なるところから、両レジ
スタ９０ｎ、６０ｎを共通にして一つのメモリで代用さ
せることはできない。

【００１３】従って、入力側と出力側にそれぞれバッフ
ァメモリを必要とし、装置容積が大きくなり、また、価
格が高くなる欠点がある。また、４回線用の会議トラン
クと８回線用の会議トランクとを切り変えるには、タイ
ミング回路５０の出力タイミング信号を変える必要があ
る。ところが、従来回路でこのような切り変えを行う構
成にすると部品点数が多いため一つのパッケージに部品
が載りきらない。そこで４回線用、８回線用のそれぞれ
のパッケージを用意してそれぞれをスイッチで切り変え
るようにしており、従って装置容積が更に大きくなり、
部品点数も多く、従ってコスト高となっていた。

【００１４】本発明は上記従来の事情に鑑みて提案され
たものであって、簡単な構成で装置容積が小さく、しか
も低コストの会議トランクシステムを提供することを目
的とするものである。

【００１５】

【課題を解決するための手段】本発明は上記目的を達成
するために以下の手段を採用している。すなわち、複数
回線に対応するタイムスロットＴｓｎ（ｎ；０，１…１
５）よりの入力ハイウェーデータｄｎを加減算処理して
上記各タイムスロットＴｓｎに対応する出力ハイウェー
データＤｎを作成し、出力するディジタル会議トランク
システムにおいて、上記タイムスロットＴｓｎよりの入
力ハイウェーデータｄｎをメモリ手段２００に記憶し、
上記メモリ手段２００に記憶された入力ハイウェーデー
タｄｎを読み出して加減算処理し、各タイムスロットＴ
ｓｎに対応する出力ハイウェーデータＤｎを求め、該出
力ハイウェーデータＤｎを一旦上記メモリ手段２００に
記憶させた後、各タイムスロットＴｓｎに出力するよう
にしたものである。

【００１６】上記ディジタル会議トランクシステムは、
図１に示すように、入力ハイウェーデータｄｎ及び出力
ハイウェーデータＤｎを一時的に記憶する入力出力兼用
のメモリ手段２００と、該メモリ手段２００の書き込み
及び読み出しアドレスＡ₀、Ａ₁、Ａ₆、Ａ₇を発生す
るアドレス発生手段３００と、上記メモリ手段２００よ
り読み出された入力ハイウェーデータｄｎを加減算処理
して、上記各タイムスロットＴｓｎに出力すべき出力ハ
イウェーデータＤｎを作成する加減算処理手段４００
と、上記メモリ手段２００及び加減算処理手段４００の
動作タイミングを制御するタイミング発生手段１００と
を備えた構成とするものである。

【００１７】図３に示すように、上記タイミング発生手
段１００は、入力ハイウェーデータｄｎをメモリ手段２
００に書き込むための書き込みアドレスＡ₀を、１タイ
ムスロットの最初の１／８分周タイムｔ₀でメモリ手段
２００に与えるゲート信号Ｙ ₀と、上記入力ハイウェー
データｄｎを加減算処理するためにメモリ手段２００よ
り読み出す読み出しアドレスＡ₁を１タイムスロットの
２番目〜６番目の１／８分周タイムｔ₁〜ｔ₅でメモリ
手段２００に与え、読み出された入力ハイウェーデータ
ｄｎに対して加減算処理する時間を規定するゲート信号
Ｙ₀₆と、上記加減算処理の結果得られた出力ハイウェー
データＤｎをメモリ手段２００に書き込むための書き込
みアドレスＡ₆を１タイムスロットの７番目の１／８分
周タイムｔ₆でメモリ手段２００に与えるゲート信号Ｙ
₆と、上記メモリ手段２００に書き込まれた出力ハイウ
ェーデータＤｎをメモリ手段２００より読み出して出力
するための読み出しアドレスＡ₇を１タイムスロットの
８番目の１／８分周タイムｔ₇でメモリ手段２００に与
えるゲート信号Ｙ₇とを発生する。

【００１８】上記加減算処理は最初のＰタイムスロット
での加算処理期間Ｔ₀と次のＰタイムスロットでの減算
処理期間Ｔ₁とよりなる。そして上記書き込みアドレス
Ａ₆は、減算処理後の減算処理期間Ｔ₁に与えられれば
足りる。

【００１９】そこで、上記タイミング発生手段１００は
更に、毎タイムスロットの最初の１／８分周タイムｔ₀
でメモリ手段２００を書き込み可能とする第１書き込み
信号Ｗｅ₁と、上記減算処理期間Ｔ₁の各タイムスロッ
トの７番目の１／８分周タイムｔ₆にメモリ手段２００
を書き込み可能とする第２書き込み信号Ｗｅ₂とよりな
る書き込み信号Ｗｅと、毎タイムスロットの少なくとも
上記書き込み信号Ｗｅが出力されている１／８分周タイ
ム以外に読み出しアドレスＡ₁、Ａ₇をメモリ手段２０
０に与えることが可能な読み出し信号Ｒｅとを発生する
構成となっている。

【００２０】また、図４に示すように、上記アドレス発
生手段３００は、入力ハイウェーデータｄｎをメモリ手
段２００に書き込むための書き込みアドレスＡ₀と、該
入力ハイウェーデータｄｎを加減算処理するためにメモ
リ手段２００より読み出す読み出しアドレスＡ₁と、上
記加減算処理の結果得られた出力ハイウェーデータＤｎ
をメモリ手段２００に書き込むための書き込みアドレス
Ａ₆と、上記メモリ手段２００に書き込まれた出力ハイ
ウェーデータＤｎをメモリ手段２００より読み出して出
力するための読み出しアドレスＡ₇を出力する。

【００２１】更に、図６、図７のタイムチャートに示す
ように、上記加減算処理手段４００での加減算処理は、
所定数Ｐ（Ｐ：会議システムで同時会話が可能な回線
数) の単位の入力ハイウェーデータｄｎに対して行わ
れ、最初のＰタイムスロットでメモリ手段２００にアド
レスＡ₁を与えてＰ個のハイウェーデータｄｎを読み出
して加算処理する加算処理期間Ｔ₀と、次のＰタイムス
ロットで減算処理して出力ハイウェーデータＤｎを得る
減算処理期間Ｔ₁とよりなる。

【００２２】

【作用】メモリ手段２００へのデータの書き込み及び読
み出しはアドレス発生手段３００より与えられるアドレ
スにより行うことができる。

【００２３】すなわち、各タイムスロットＴＳ０〜ＴＳ
１５に同期して、メモリ手段２００に書き込みアドレス
Ａ₀を順次与えることによって該入力ハイウェーデータ
ｄｎの記憶が可能となる。

【００２４】次に上記のように書き込まれた入力ハイウ
ェーデータｄ₀を、メモリ手段２００に読み出しアドレ
スＡ₁を与えることによって最初の所定数Ｐのタイムス
ロット（この例では４タイムスロット又は８タイムスロ
ット）で入力ハイウェーデータｄｎを読み出して加算処
理してその総和ｄａを得、この加算結果を更にレジスタ
４１に一旦収納しておく（加算処理期間Ｔ₀）。次い
で、次の所定数Ｐのタイムスロットで、減算処理によっ
て各タイムスロットＴＳｎに対応する出力ハイウェーデ
ータＤｎを求める（減算処理期間Ｔ₁）。この加減算処
理は従来と全く同様である。

【００２５】このようにして出力ハイウェーデータＤｎ
が得られた時点で、アドレス発生手段３００より得られ
るアドレスＡ₆をメモリ手段２００に与えることによっ
て、上記出力ハイウェーデータＤｎを書き込む。更に、
アドレス発生手段３００より得られる読み出しアドレス
Ａ₇で出力ハイウェーデータＤｎを各タイムスロットＴ
Ｓｎに読み出すようになっている。

【００２６】これによって入力側のメモリ手段と出力側
のメモリ手段を共通にすることができることになる。上
記のように処理を行うために、アドレス発生手段３００
よりメモリ手段２００に４種類のアドレスＡ₀、Ａ₁、
Ａ₆、Ａ₇をタイミング発生手段１００より与えられる
ゲート信号に同期して与える必要がある。

【００２７】まず、タイミング発生手段１００は１タイ
ムスロットを８分周した最初の１／８分周タイム（以下
第０分周タイムｔ₀という）を規定するゲート信号Ｙ₀
を出力する。

【００２８】これによって、第０分周タイムｔ₀で書き
込みアドレスＡ₀が、メモリ手段２００に与えられ、入
力ハイウェーデータｄｎをメモリ手段２００に書き込む
ことになる。

【００２９】次にタイミング発生手段１００は１タイム
スロットの２番目の１／８分周タイム（以下第１分周タ
イムｔ₁という）から６番目の１／８分周タイム（第５
分周タイムｔ₅という）を規定するゲート信号Ｙ₀₆を出
力する。このゲート信号Ｙ₀₆によってアドレスＡ₁がメ
モリ手段２００に与えられ、既に第０分周タイムｔ₀で
読み込んだ入力ハイウェーデータｄｎを所定個数Ｐのタ
イムスロット順次に読み出して第１分周タイムｔ₁〜第
５分周タイムｔ₅で加減算処理して出力ハイウェーデー
タＤｎを得る。

【００３０】タイミング発生回路１００は７番目の１／
８分周タイム（以下第６分周タイムｔ₆という）を規定
するゲート信号Ｙ₆を出力する。このゲート信号Ｙ₆に
よってアドレスＡ₆がメモリ手段２００に与えられて、
上記加減算処理の結果得られた出力ハイウェーデータＤ
ｎをタイムスロット順次に書き込む。

【００３１】タイミング発生手段１００は８番目の１／
８分周タイム（以下第７分周タイムｔ₇という）を規定
するゲート信号Ｙ₇を出力する。このゲート信号Ｙ₇に
よって、アドレスＡ₇がメモリ手段２００に与えられ、
加減算処理が終わって再びメモリ手段２００に書き込ま
れた出力ハイウェーデータＤｎが読み出されて出力され
る。

【００３２】この構成において、加入者数の変更は加減
算処理のための読み出しアドレスＡ ₁、書き込みのアド
レスＡ₆の発生モードを変更することによって可能であ
る。すなわち、４回線単位の会議トランクを組むとき
は、メインの書き込み、アドレスＡ₀が８つ出力される
間に上記加減算処理のためのアドレスＡ₁、Ａ₆を４つ
単位で２回（最初の１回目の４つのアドレスが読み出し
アドレスＡ₁、２回目の４つのアドレスが書き込みアド
レスＡ₆）発生するのに対して、８回線単位の会議トラ
ンクを組むときには、メインの書き込み、アドレスＡ₀
が１６回出力される間に上記加減算処理のためのアドレ
スＡ₁、Ａ₆を８つ単位で２回発生するようにする。

【００３３】このようなアドレスの発生モードは図４及
び表１に示すように、アドレスカウンタの出力ビットを
選択することによって簡単に行うことができる。

【００３４】

【実施例】図２は本発明の１実施例を示すブロック図で
あり、図６、図７（図７は図６より続く）は本発明の動
作概要を示すタイムチャートであり、図８は１スロット
タイムの拡大タイムチャートである。

【００３５】まず、図８（ａ）に示す１タイムスロット
は同図（ｂ）に示す周波数２Ｎ（例えば２ＭＨｚ）のメ
インクロック信号の一周期の８倍の周期を有し、最初
の１／８分周タイムを第０分周タイムｔ₀、２番目の１
／８分周タイムを第１分周タイム…８番目の１／８分周
タイムを第７分周タイムｔ₇とする。

【００３６】入力ハイウェーデータｄｎ（ｎ：各タイム
スロットに対応するサフィックスで０〜１５の整数）は
タイムスロット順次にＳ／Ｐ変換器１１に入力され、シ
リーズデータからパラレルデータに変換され、一旦ラッ
チ回路１２にラッチされる。

【００３７】次いで、アドレス発生手段３００より与え
られる下記の書き込みアドレスＡ₀に従って、メモリ手
段２００の各タイムスロットＴＳｎに対応するアドレス
ａ₀〜ａ₁₅に収納される（図６、図７、図８、第０分周
タイムｔ₀）。

【００３８】このようにしてメモリ手段２００に書き込
まれた入力ハイウェーデータｄｎは、次いでアドレス発
生手段３００より与えられる読み出しアドレスＡ₁に従
って、所定個数Ｐ（Ｐ：電話会議システムで同時会話可
能な回線数）（４個又は８個）ずつ読み出されて、セレ
クタ２１を介してＰＣＭデータ／リニアデータ変換手段
（以下データ変換手段という）２２でＰＣＭデータから
リニアデータに変換され、加減算処理手段４００に入力
される。

【００３９】この加減算処理手段４００で、まず、上記
所定個数Ｐの入力ハイウェーデータｄｎの総和ｄａ（例
えばｄａ＝ｄ₀＋ｄ₁＋ｄ₂＋ｄ₃）が求められ、この
値は一旦レジスタ４１に登録される。次いで、各タイム
スロットＴＳｎに対応する出力ハイウェーデータＤｎ
（例えばＤ₀＝ｄ₁＋ｄ₂＋ｄ₃…Ｄ₃＝ｄ₀＋ｄ₁＋
ｄ₂）が求められる。このようにして得られた出力ハイ
ウェーデータＤｎはセレクタ２１を介してデータ変換手
段２２に入力され、ここでリニアデータからＰＣＭデー
タに変換される（以上第１分周タイムｔ₁〜第５分周タ
イムｔ₅）。

【００４０】次いで、アドレス発生手段３００より与え
られる書き込みアドレスＡ₆でメモリ手段２００に書き
込まれる（第６分周タイムｔ₆）。そして、最後にアド
レス発生手段３００より与えられる読み出しアドレスＡ
₇でメモリ手段２００よりよみだされ、Ｐ／Ｓ変換手段
１５でシリーズデータに変換されて出力されるようにな
っている。

【００４１】図３は本発明に使用するタイミング発生手
段１００の詳細を示し、また、図９、図１０（図１０は
図９より続く）は本発明の詳細タイミング図である。タ
イミング発生手段１００には１タイムスロット（図９、
図１０（ｃ））の８倍の周期である周波数２Ｎのメイン
クロック（例えば２ＭＨｚ：図９、図１０（ａ））を
計数するカウンタ１１０が備えられ、出力の各ビットよ
り図９、図１０（ｄ）〜（ｋ）及び、下記に示す周波数
のクロック信号〜が得られる。

【００４２】図９の符号ビット周波数符号（ｄ）０ビット１／２×Ｎ（ｅ）１ビット１／４×Ｎ（ｆ）２ビット１／８×Ｎ（ｇ）３ビット１／１６×Ｎ（ｈ）４ビット１／３２×Ｎ（ｉ）５ビット１／６４×Ｎ（ｊ）６ビット１／１２８×Ｎ（ｋ）７ビット１／２５６×Ｎ

【００４３】

【表１】

【００４４】このようなカウンタ１１０の出力から図３
及び表１に示すように、クロック信号、、の各信
号を反転させてアンドゲートＧ₁で論理積をとり、更に
その出力を反転させることによって第０分周タイムｔ₀
に書き込みアドレスＡ₀をメモリ手段２００に与えるゲ
ート信号Ｙ₀（図９、図１０（ｌ））が得られる。

【００４５】また、上記同様クロック信号の反転信号
及びクロック信号、の各信号をアンドゲートＧ₂に
入力し、更にその出力を反転することによって以下に説
明する加減算処理後の第６分周タイムｔ₆にメモリ手段
２００に書き込みアドレスＡ ₆を与えるためのゲート信
号Ｙ₆（図９、図１０（ｍ））が得られる。

【００４６】また、上記クロック信号、、をアン
ドゲートＧ₃に入力し、論理積をとって反転することに
よって、第７周分タイムｔ₇にメモリ手段２００に読み
出しアドレスＡ₇を与えるためのゲート信号Ｙ₇（図
９、図１０（ｎ））が得られる。

【００４７】更に、上記ゲート信号Ｙ₀とゲート信号Ｙ
₆の論理積をとることによって、以下に説明する加減算
処理の時間（第１〜第５分周タイムｔ₁〜ｔ₅）を規定
するゲート信号Ｙ₀₆（図９、図１０（ｏ））がアンドゲ
ートＧ₄より得られる。

【００４８】また、クロック信号の反転信号とクロッ
ク信号の論理積をアンドゲートＧ ₅でとることによっ
て、後述する加減算処理での後処理時間、すなわち、加
減値ｄａのレジスタ４１へのラッチ処理、及び出力ハイ
ウェーデータＤｎのＰＣＭデータへの変換時間（第４、
第５分周タイム）を規定するゲート信号Ｙ₄₅（図９、図
１０（ｐ））が得られる。

【００４９】更に、上記ゲート信号Ｙ₀の反転信号とメ
インクロック信号の論理積をゲートＧ₆でとることに
よって、第１の書き込み信号Ｗｅ₁（図９、図１０
（ｑ））を、また、上記メインクロック信号、ゲート
信号Ｙ₆の反転信号及びクロック信号の論理積をゲー
トＧ₇でとることによって、第２の書き込み信号Ｗｅ₂
を得、両者をゲートＧ₈で合成して書き込み信号Ｗｅを
得る。ここで、第１の書き込み信号Ｗｅ₁は入力ハイウ
ェーデータｄｎをメモリ手段２００に書き込むときに使
用され、第２の書き込み信号は加減算処理によって得ら
れた出力ハイウェーデータＤｎをメモリ手段２００に書
き込むために用いられる。

【００５０】また、ゲート信号Ｙ₀の反転信号とゲート
信号Ｙ₄₅の論理和をゲートＧ₉でとることによって第１
の読み出し信号Ｒｅ₁を得、更にゲート信号Ｙ₆の反転
信号とクロック信号の反転信号との論理積をとること
によって、第２の読み出し信号Ｒｅ₂を得、両者をゲー
トＧ₁₁で合成して読み出し信号（図９、図１０（ｒ））
を得る。ここで、第１の読み出し信号Ｒｅ₁は下記に説
明する加算処理期間Ｔ ₀での換算値ｄａのラッチ処理、
及び減算処理期間Ｔ₁での出力ハイウエーデータＤｎの
データ変換処理の時間以外にメモリ手段２００のアクセ
スが可能なようになっている。また、第２の読み出し信
号Ｒｅ₁は上記第２の書き込み信号Ｗｅ ₁発生時に読み
出しを禁止するようにしている。

【００５１】尚、上記カウンタ１１０は３２タイムスロ
ットごとに出力されるフレームクロック（図９、図１０
（ｂ））によってリセットされるようになっている。図
４はアドレス発生手段３００の詳細図である。このアド
レス発生回路３００では、上記メインクロック信号を
入力とし、フレームクロックＦＣでリセットされるカウ
ンタ３１０の出力が用いられる。もっとも、このカウン
タ３１０の出力を２回シフトさせると、上記タイミング
発生手段１００のカウンタ１１０と同じになるので、両
者を共用できることはもちろんである。

【００５２】このカウンタ３１０より上記と同様クロッ
ク信号〜が出力され、その中のクロック信号〜
をそのまま出力ハイウェーデータＤｎの読み出しアドレ
スＡ ₇として利用し、該読み出しアドレスＡ₇より２カ
ウント遅れた（シフトレジスタ２０で遅延させる）値を
メモリ手段２００への入力ハイウェーデータｄｎの書き
込みアドレスＡ₀（表２、通常モード参照）としてい
る。

【００５３】

【表２】

【００５４】一方、上記アドレスＡ₀を構成するクロッ
ク信号〜の中、クロック信号、、、を利用
したアドレスＡ₁（Ａ₆）は表１の４加入者モードに示
すように、４を単位として同じ値を２回ずつ計数する
（例えば０〜３（アドレスＡ₁）→０〜３（アドレスＡ
₆）→４〜７（Ａ₁）→４〜７（Ａ₆）…）。同様に上
記アドレスＡ₀を構成するクロック信号〜の中、ク
ロック信号、、、を利用したアドレスＡ₁（Ａ
₆）は表１の８加入者モードに示すように、８を単位と
して同じ値を２回繰り返す。

【００５５】上記の各種アドレスＡ₀、Ａ₁、Ａ₆、Ａ
₇は図５に示すセレクタ５００に各種ゲート信号を与え
ることによって、以下に説明するようにメモリ手段２０
０に入力される。

【００５６】すなわち、図５に示すようにゲート信号Ｙ
₀で制御されるアンドゲートＧ₂₁を介して書き込みアド
レスＡ₀がメモリ手段２００に与えられる（第０分周タ
イムｔ₀）。このとき、書き込み信号Ｗｅもメモリ手段
２００に入力されるので、上記のようにラッチ手段１２
にラッチされた入力ハイウェーデータｄｎ（ｄ₀、ｄ ₁
…ｄ₁₅）は、各スロットに対応するメモリ手段２００の
所定のアドレス（ａ₀…ａ₁₅）に書き込まれる（図６、
図７（ａ））。

【００５７】次いで、ゲート信号Ｙ₀₆の反転信号で制御
されるアンドゲートＧ₂₃を介して上記アドレスＡ₁が与
えることによって、タイムスロットＴＳ０〜ＴＳ３の第
１〜第５分周タイムｔ₁〜ｔ₅の間メモリ手段２００に
与えられている。そして、読み出し信号Ｒｅが第１〜第
３分周タイムｔ₁〜ｔ₃でアクティブであるので、メモ
リ手段２００の各アドレスに収納された入力ハイウェー
データｄ₀、ｄ₁、ｄ ₂、ｄ₃を順次読み出すことにな
る。

【００５８】このようにして読み出された入力ハイウェ
ーデータｄｎはセレクタ２１を介して上記データ変換手
段２２に入力され、リニアデータに変換されてから加減
算処理手段４００に入力される（図６、図７（ｂ））。
この加減算処理手段４００では読み出された各データｄ
₀、ｄ₁、ｄ₂、ｄ₃を順次加え合わせて加算値ｄａ＝
ｄ₀＋ｄ₁＋ｄ₂＋ｄ₃が得られる。

【００５９】このようにして得られた値ｄａは、ゲート
信号Ｙ₄₅が規定する第４、第５分周タイムｔ₄、ｔ₅で
加減算処理手段４００に備えるレジスタ４１に一旦登録
される（図６、図７（ｃ）、タイムスロットＴＳ３）。
以上タイムスロットＳＴ０〜ＳＴ３の第１分周タイムｔ
₁〜第５分周タイムｔ₅が加算処理期間Ｔ₀である。

【００６０】次の４スロットタイムＴＳ４〜ＴＳ７の第
１〜第３分周タイムｔ₁〜ｔ₃でも上記アドレスＡ₁が
メモリ手段２００に与えられるが、このとき読み出され
る各入力ハイウェーデータｄ₀、ｄ₁、ｄ₂、ｄ₃は加
減算処理手段４００に入力される際に、その補数が形成
されて、上記のようにして得られた加算値ｄａ＝ｄ₀＋
ｄ₁＋ｄ₂＋ｄ₃と各補数−ｄ₀、−ｄ₁、−ｄ₂、−
ｄ₃を加え合わせることによって、スロットＴＳ０、Ｔ
Ｓ１、ＴＳ２、ＴＳ３に対応する出力ハイウェーデータ
Ｄ₀（ｄ₁＋ｄ₂＋ｄ₃）、Ｄ₁（ｄ₀＋ｄ₂＋
ｄ₃）、Ｄ₂（ｄ₀＋ｄ₁＋ｄ₃）、Ｄ₃（ｄ₀＋ｄ₁
＋ｄ₂）を得る（図６、図７（ｄ））。

【００６１】このようにして得られた出力ハイウェーデ
ータＤｎはセレクタ２１を介してデータ変換手段２２に
入力され、ＰＣＭデータに変換される（第４、第５タイ
ムスロットｔ₄、ｔ₅）。以上タイムスロットＴＳ４〜
ＴＳ７の第１分周タイムｔ₁〜第５分周タイムｔ₅が減
算処理期間Ｔ₁である。

【００６２】そして、アドレスＡ₆がゲート信号Ｙ₆に
よって第６分周タイムｔ₆でゲートＧ₂₂を介してメモリ
手段２００に与えられており、しかも上記減算処理期間
Ｔ₁の第６分周タイムには第２の書き込み信号Ｗｅ₂も
メモリに与えられている。従って出力ハイウェーデータ
Ｄ₀〜Ｄ₃がメモリ手段２００の所定のアドレスに書き
込まれる（図６、図７（ｅ））。

【００６３】そして、ゲート信号Ｙ₇によって第７分周
タイムでゲートＧ₂₄を介してメモリ手段２００に与えら
れる読み出しアドレスＡ₇によって、上記各出力ハイウ
ェーデータＤ₀、Ｄ₁、Ｄ₂、Ｄ₃が読み出されて、各
スロットＴＳ０、ＴＳ１、ＴＳ２、ＴＳ３に出力される
ようになっている（図６、図７（ｆ））。もっとも、ス
ロットＴＳ４、ＴＳ５…で得られた出力ハイウェーデー
タＤ₀、Ｄ₁…はスロットＴＳ３０以降でそれを読み出
されることになる。

【００６４】以上で４タイムスロット分のデータが処理
されたことになり、このとき、メモリ手段２００には８
スロット分のデータが記憶されている。そこで、読み出
しアドレスＡ₁が各タイムスロットの第１、第２分周タ
イムにメモリ手段２００に与えられ、引き続く４タイム
スロットＴＳ４、ＴＳ５、ＴＳ６、ＴＳ７の入力データ
ｄ₄、ｄ₅、ｄ₆、ｄ₇に対する上記加減算処理がなさ
れ、出力ハイウェーデータＤ₄、Ｄ₅、Ｄ₆、Ｄ₇を得
る。

【００６５】この出力ハイウェーデータＤ₄〜Ｄ₇は次
いで、書き込みアドレスＡ₆でメモリ手段２００に書き
込まれた後、読み出しアドレスＡ₇で該メモリ手段２０
０より読み出されることになる。

【００６６】以上の手順をタイムスロットＴＳ０〜ＴＳ
１５の入力ハイウェーデータｄ₀〜ｄ₁₅に対して繰り返
すことになり、従って、全入力ハイウェーデータｄ₀〜
ｄ₁₅を処理するのに３２タイムスロット分の時間を要す
ることになる。

【００６７】セレクタ２１の制御信号もタイミング発生
手段１００で形成される。すなわち、メモリ手段２００
から入力ハイウェーデータｄｎをデータ変換手段２２に
入力するときには、読み出し信号Ｒｅによってメモリ手
段２００が選択される。また、加減算処理手段４００か
らデータ変換手段２２に出力ハイウェーデータＤｎが入
力されるときは、ゲート信号Ｙ₄₅とクロック信号の論
理積によってデータ変換手段２２が選択される。更に、
加算処理期間Ｔ₀と減算処理期間Ｔ₁の切り換えを行うた
めにデータ変換手段２２はクロック信号で制御され
る。

【００６８】現実には上記したようなユニットは２ユニ
ット用意され、一方で、０〜１５のタイムスロットのハ
イウェーデータが、他方では１６〜３１のタイムスロッ
トのハイウェーデータが処理されるようになっている。

【００６９】以上は４加入者モードについての説明であ
るが、８加入者モードの場合も同様に考えることができ
る。この場合加算処理、減算処理時に書き込みアドレス
のＡ ₀よりのクロック信号、、、を用い、表２
の８加入者モードに示すように、８カウント単位を２回
計数するアドレスＡ₁（Ａ₆）を用いる。これによって
入力及び出力のハイウェーデータを８個単位で処理でき
るトランク回路が得られることになる。

【００７０】更に、図２に示す加入者数変更手段６００
で、アドレスＡ₁（Ａ₆）を表２の４加入者モードと８加
入者モードに切り換えることによって、両モードの切り
換えが簡単にできることになる。但し、８加入者モード
のとき図２、図３に使用される切り換え用のクロック信
号に代わって、クロック信号が用いられる。

【００７１】尚、ＰＣＭデータをリニアデータに変換す
る方式には、μ−Ｌａｗ方式とａ−Ｌａｗ方式がある
が、データ変換手段２２に該２つの方式に対応するデー
タを持たせておき、いずれの方式にでも用いることがで
きるようにすることができる。

【００７２】

【発明の効果】以上説明したようにこの発明は、１つの
メモリ手段をアドレス操作により入力ハイウェー保持用
と、出力ハイウェー保持用に共用することができ、構成
が極めて簡単になる上に部品点数が大幅に少なくなり、
コストダウン効果が著しくなる。更に、加入者数が変わ
っても簡単なスイッチ操作でモード変更できる効果があ
る。

【図面の簡単な説明】

【図１】本発明の原理を示すブロック図である。

【図２】本発明の一実施例を示すブロック図である。

【図３】タイミング発生手段を示すブロック図である。

【図４】アドレス発生手段を示すブロック図である。

【図５】セレクタを示すブロック図である。

【図６】本発明の動作の概要を示すタイミング図である
（図７に続く）。

【図７】本発明の動作の概要を示すタイミング図である
（図６より続く）。

【図８】１タイムスロットの詳細図である。

【図９】本発明の詳細タイミング図である（図１０に続
く）。

【図１０】本発明の詳細タイミング図である（図９より
続く）。

【図１１】従来例ブロック図である。

【図１２】従来例タイミング図である（図１３に続
く）。

【図１３】従来例タイミング図である（図１２より続
く）。

【符号の説明】

１００タイミング発生手段２００メモリ手段３００アドレス発生手段４００加減算処理手段Ａ₀、Ａ₆ 書き込みアドレスＡ₁、Ａ₇ 読み出しアドレスＤｎ出力ハイウェーデータｄｎ入力ハイウェーデータＰ所定数Ｒｅ読み出し信号ｔ１／８分周タイムＴ₁ 減算処理期間ＴｓｎタイムスロットＹゲート信号Ｗｅ書き込み信号

Claims

【特許請求の範囲】

【請求項１】複数回線に対応するタイムスロット（TS
n)(n;0,1…15) よりの入力ハイウェーデータ（dn) を加
減算処理して上記各タイムスロット（TSn)に対応する出
力ハイウェーデータ（Dn）を作成し、出力するディジタ
ル会議トランクシステムにおいて、上記タイムスロット(TSn) よりの入力ハイウェーデータ
(dn)をメモリ手段(200) に記憶し、上記メモリ手段(200) に記憶された入力ハイウェーデー
タ(dn)を読み出して加減算処理し、各タイムスロット(T
Sn) に対応する出力ハイウェーデータ(Dn)を求め、該出力ハイウェーデータ(Dn)を一旦上記メモリ手段(20
0) に記憶させた後、各タイムスロット(TSn) に出力す
ることを特徴とするディジタル会議トランクシステム。
【請求項２】複数回線に対応するタイムスロット(TS
n) よりの入力ハイウェーデータ(dn)を加減算処理し
て、上記各タイムスロット(TSn) に対応する出力ハイウ
ェーデータ(Dn)を作成して出力するディジタル会議トラ
ンクシステムにおいて、入力ハイウェーデータ(dn)及び出力ハイウェーデータ(D
n)を一時的に記憶する入力出力兼用のメモリ手段(200)
と、該メモリ手段(200) の書き込み及び読み出しアドレス(A
₀)、(A₁)、(A₆)、(A₇)を発生するアドレス発生手段(30
0) と、上記メモリ手段(200) より読み出された入力ハイウェー
データ(dn)を加減算処理して、上記各タイムスロット(T
Sn) に出力すべき出力ハイウェーデータ(Dn)を作成する
加減算処理手段(400) と、上記メモリ手段(200) 及び加減算処理手段(400) の動作
タイミングを制御するタイミング発生手段(100) とより
なるディジタル会議トランクシステム。
【請求項３】上記アドレス発生手段(300) が入力ハイ
ウェーデータ（dn)をメモリ手段(200) に書き込むため
の書き込みアドレス(A₀)と、該入力ハイウェーデータ(dn)を加減算処理するためにメ
モリ手段(200) より読み出す読み出しアドレス(A₁)と、上記加減算処理の結果得られた出力ハイウェーデータ(D
n)をメモリ手段(200)に書き込むための書き込みアドレ
ス(A₆)と、上記メモリ手段(200) に書き込まれた出力ハイウェーデ
ータ(Dn)をメモリ手段(200) より読み出して出力するた
めの読み出しアドレス(A₇)を出力する請求項２に記載の
ディジタル会議トランクシステム。
【請求項４】上記加減算処理手段(400) での加減算処
理が所定数(P)(P:会議システムで同時会話が可能な回線
数) の単位の入力ハイウェーデータ(dn)に対して行わ
れ、最初のＰタイムスロットでメモリ手段(200) にアド
レス(A₁)を与えてＰ個のハイウェーデータ(dn)を読み出
して加算処理する加算処理期間(T₀)と、次のＰタイムス
ロットで減算処理して出力ハイウェーデータ(Dn)を得る
減算処理期間(T₁)とよりなる請求項２に記載のディジタ
ル会議トランクシステム。
【請求項５】上記タイミング発生手段(100) が入力ハ
イウェーデータ（dn) をメモリ手段(200) に書き込むた
めの書き込みアドレス(A₀)を、１タイムスロットの最初
の１／８分周タイム(t₀)でメモリ手段(200) に与えるゲ
ート信号(Y₀)と、上記入力ハイウェーデータ(dn)を加減算処理するために
メモリ手段(200) より読み出す読み出しアドレス(A₁)を
１タイムスロットの２番目〜６番目の１／８分周タイム
(t₁)〜(t₅)にメモリ手段(200) で与え、読み出された入
力ハイウェーデータ(dn)に対して加減算処理する時間を
規定するゲート信号(Y₀₆) と、上記加減算処理の結果得られた出力ハイウェーデータ(D
n)をメモリ手段(200)に書き込むための書き込みアドレ
ス(A₆)を１タイムスロットの７番目の１／８分周タイム
(t₆)でメモリ手段(200) に与えるゲート信号(Y₆)と、上記メモリ手段(200) に書き込まれた出力ハイウェーデ
ータ(Dn)をメモリ手段(200) より読み出して出力するた
めの読み出しアドレス(A₇)を、１タイムスロットの８番
目の１／８分周タイム(t₇)でメモリ手段(200) に与える
ゲート信号(Y₇)を発生する請求項２に記載のディジタル
会議トランクシステム。
【請求項６】上記タイミング発生手段(100) が、更
に、毎タイムスロットの最初の１／８分周タイム(t₀)で
メモリ手段(200) を書き込み可能とする第１書き込み信
号(We₁) と、上記減算処理期間(T₁)の各タイムスロット
の７番目の１／８分周タイムにメモリ手段(200) を書き
込み可能とする第２書き込み信号(We₂)とよりなる書き
込み信号(We)と、毎タイムスロットの少なくとも上記書き込み信号(We)が
出力されている１／８分周タイム以外に読み出しアドレ
ス(A₁)と(A₇)をメモリ手段(200) に与えることが可能な
読み出し信号(Re)とを出力する請求項２に記載のディジ
タル会議トランクシステム。
【請求項７】上記加減算処理を４タイムスロット単位
で行う４加入者モードと、８タイムスロット単位で行う
８加入者モードを切り換える、加入者数変更手段(600)
を設けた請求項２に記載のディジタル会議トランクシス
テム。