JPH01217575A - ビデオプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、実時間軸上のビデオ信号サンプルを処理する
ビデオプロセッサシステムに関し、更にこのようなビデ
オプロセッサシステムが設けられたビデオ信号用のイメ
ージングシステムやイメージ記憶システムにも関するも
のである。

供給されるビデオ信号は成分信号（Ｒ，Ｇ、　Ｂ或いハ
ｙ、　Ｕ、　Ｖ）、或イハＰＡＬまた１ｌＴｓｃ標準方
式で規定されているような合成信号、或いは例えばＶＣ
Ｒ装置またはビデオディスクから生ぜしめられるような
非標準化信号を以って形成しうる。その処理結果は例え
ばＣＲＴまたはしＣＤのようなイメージングユニットを
駆動するのに或いは磁気テープに記録するのに適したも
のとする必要がある。ビデオプロセッサシステムでは、
ビデオ信号サンプルに種々の処理を行う必要がある。こ
れらの処理は例えば、濾波や、相関や、ビデオライン内
とフィールド内のビデオライン間或いはフレーム内のフ
ィールド間との双方での情報の再配置に関するものとす
ることができる。

（発明が解決しようとする課題） 本発明の目的は、ビデオ信号に関し行うべき所望処理に
容易に適合でき、融通性のあるようにした前述した種類
のビデオプロセッサシステム用のアーキテクチャを提供
せんとするにある。ビデオ信号は実時間軸で処理する必
要がある為、上述した処理はしばしば並列に行う必要が
ある。

（課題を解決するための手段） 本発明は、実時間軸上のビデオ信号サンプルを処理する
ビデオプロセッサシステムにおいて、このビデオプロセ
ッサシステムは供給されたビデオ信号サンプルからイメ
ージングユニットを駆動するのに適した信号を取出す少
なくとも１つのビデオプロセッサユニットを具えており
、このビデオプロセッサユニットは少なくとも１つのプ
ロセッサモジュールを具え、このプロセッサモジュール
は、少なくとも１つの算術および／または論理プロセッ
サ素子と少なくとも１つのメモリプロセッサ素子とを含
み時間的に並列に動作する複数のプロセッサ素子と、ク
ロスバスイッチとを具えており、このクロスバスイッチ
には前記のプロセッサモジュールに対する人力信号と、
それぞれのプロセッサモジュールに属する前記のプロセ
ッサ素子からの出力信号とを供給でき、このクロスバス
イッチから、前記のプロセッサモジュールに属するプロ
セッサ素子に対する人力信号と、前記のプロセッサモジ
ュールからの出力信号とを得ることができるようになっ
ており、ビデオプロセッサシステムには更にビデオプロ
セッサユニットを制御するクロック装置が設けられてお
り、このクロック装置の周波数がビデオ信号サンプルを
得る周波数と一定の関係にあることを特徴とする。

ビデオプロセッサユニットで生ぜしめられる信号はイメ
ージングユニットを駆動するのに適しているという事実
は、この場合これら信号によりイメージングユニットを
直接駆動することができしかもイメージングユニットを
駆動する前にこれら信号に最初に他の処理を行うように
することもでき、或いは後にイメージング信号を駆動し
うるよにうするためにこれら信号を最初に磁気テープま
たは他の蓄積媒体に記録しておくこともできるというこ
とを意味する。

本発明によるビデオプロセッサシステムは３つのレベル
、すなわちビデオプロセッサユニットのレベルト、フロ
セッサモジュールのレベルト、フロセッサ素子のレベル
とでアーキテクチャのｔ（Ｉ［構造を有している。従っ
て、多数の処理を同時に実行でき、ビデオプロセッサシ
ステムにおけるすべてのレベルでサンプリング周波数と
クロック周波数とを一定の関係とすることにより追加の
バッファリングを導入することなく実時間軸上のデータ
処理を可能にしたモジュラ−汎用構造が可能となる。複
数個のビデオプロセッサユニットが存在する場合には、
これらを直列、並列および／または帰還形態で接続しう
る。各ビデオプロセッサユニットには数個の、好ましく
は３個のプロセッサモジュールを設けることができ、各
ビデオプロセッサユニットは個別の集積回路として構成
するのが好ましい。各プロセッサモジュールは数個の、
例えば３個の算術および／または論理プロセッサ素子と
、数個の、例えば２個のメモリプロセッサ素子とを有す
ることができ、更にプロセッサモジュールの入力側ある
いは出力側にゲートプロセッサ素子を存在させることが
できる。更に各プロセッサモジュールには、例えばプロ
セッサ素子の入力回路を以って構成しろるクロスバスイ
ッチを設ける。

１９８６年６月に東京で開催されたコンピュータアーキ
テクチャに関する第１３回シンポジウムで用いられたＭ
、　Ａｎｎａｒａｔｏｎｅ氏等の論文パワープ・アーキ
テクチャ・アンド・インプリメンテーション（Ｗａｒｐ
　Ａｒｃｈｉｔｅｃｔｕｒｅ　ａｎｄ　Ｉｍｐｌｅｍｅ
ｎｔａｔｉｏｎ）”には、−列のプロセッサユニットが
存在し、各プロセッサユニットに少なくとも１つの算術
（および）論理プロセッサ素子と少なくとも１つのメモ
リプロセッサ素子とが設けられ、このクロスバスイッチ
にはプロセッサユニットに対する人力信号とそれぞれの
プロセッサユニットに属するプロセッサ素子からの出力
信号とをバッファ回路を経て供給でき、このクロスバス
イッチから前記のプロセッサユニットに属するプロセッ
サ素子に対する人力信号と前記のプロセッサユニットか
らの出力信号とを得ることができるようにした“シスト
リック・アレイ・コンピュータ（Ｗａｒｐ）”が開示さ
れている。

この論文におけるこの並列コンピュータシステムで処理
されるデータは１１０（人出力）ユニットを用いてバッ
ファに蓄積され、このバッファから処理に供される。従
ってこのシステムは実時間軸で機能しない。更にこのシ
ステムは特にビデオ信号を処理するのに適合していない
。ビデオ信号を処理するには特定のビデオラインメモリ
手段およびフィールドメモリ手段を存在させることのみ
ならず、階層構造におけるすべてのレベルでのクロック
信号とビデオ信号をサンプリングするのに必要とするク
ロック信号とを前述した一定関係にすることをも考慮す
る必要がある。更に本発明によるビデオプロセッサシス
テムのアーキテクチャは一列のプロセッサシステムに基
づくものではなく、ビデオプロセッサユニットは直列、
並列および／または帰還形態に接続でき、これによりシ
ステムの融通性を高めるものである。

本発明の特定の実施例では、プロセッサ素子におけるメ
モリ手段の記憶容量を少なくとも１ビデオラインに関連
するデータを記憶するのに充分な値として例えば順次の
ビデオライン間の補正動作をビデオプロセッサシステム
で行いうるようにし、更に１つ以上のビデオプロセッサ
ユニットと通信する１つ以上の別々のフィールドメモリ
を存在させる。各プロセッサ素子は、それぞれのプロセ
ッサ素子に対するプログラムメモリが収容されている独
自の制御素子を有する。このメモリ内にはブランチ・フ
リー命令のサイクル、例えば最大１６個の命令を記憶さ
せ、これら命令を用いてそれぞれのプロセッサ素子で処
理を実行しうる。クロスバスイッチはプロセッサモジュ
ールに属するプログラムメモリから制御される。プログ
ラムメモリがＲＡＭメモリを以って構成されている場合
には、このメモリに開始処理でロードする。これに必要
な開始バスを除いて、ビデオプロセッサユニットには他
の制御バスは存在しない。しかし開始バスに割当てを行
うリセット信号ラインは存在する。個々のプログラミン
グの可能性の為に、プロセッサ素子のプログラム長を互
いに異ならせることができ、これにより融通性を更に高
める。

クロスバスイッチの特性や種々のプロセッサ素子のプロ
グラミングの結果として矛盾が生じるおそれがある。す
なわち、例えば、１つのプロセッサ素子の１つのみの入
力端に対するつもりの情報が同時に２つのプロセッサ素
子の出力端に現われた場合、このような矛盾が生じたこ
とになる。このような矛盾に対する有効な解決策は米国
特許第４、５２１．８７４号明細書に開示されており、
この場合クロスバスイッチの各切換点にバッファレジス
タが設けられている。この解決策は比較的高価なもので
あり、大きなチップ表面を必要とする。本発明の特定の
実施例では、クロスバスイッチが有する出力端と同数の
いわゆるサイロレジスタを各プロセッサモジュールに設
け、データはこれらサイロレジスタに一定の順序で書込
むも、それぞれのプロセッサ素子のプログラムメモリに
おけるプログラムによって決定された順序で読出される
ようにする。これによる本発明の解決策は、融通性がわ
ずかに失われるも前記の米国特許明細書の解決策よりも
廉価となる。

各プログラムメモリでは、一定サイクルの命令が常に生
ぜしめれる。このサイクルを繰返す周波数はビデオ信号
流の周波数に対し一定の関係とする。すべてのプログラ
ムメモリのそれぞれのサイクルの第１命令を同時に発生
ぜしめるのはリセット信号により達成しうる。十分な個
数のビデオプロセッサユニットが存在する場合であるこ
と勿論であるが、周期的なプログラムは所望の処理を実
時間軸上の各ビデオ信号流に対し達成しうるようにする
。更に、ビデオプロセッサユニット間の通信が比較的簡
単となる。その理由は、同期制御をプログラミング中に
予め決定しうる為である。異なるプロセッサモジュール
或いは異なるビデオプロセッサユニットにおいてではあ
るが、すべてのプロセッサ素子間の通信は前記の周期的
なプログラムによる制御の下で進行する。

上述したアーキテクチャはプログラミングを比較的簡単
にし、互いに接続されたプロセッサ素子を有効に利用し
うる。

本発明は更に、フレーム順次でライン順次のイメージ情
報をイメージ源装置から受ける手段と、本発明によるビ
デオプロセッサシステムと、イメージ表示を行う手段と
を具えるイメージングシステムにも関するものである。

イメージ源装置はこの場合ビデオ信号受信機、ビデオレ
コーダ或いはビデオディスクを以って構成しうる。本発
明は更に、フレーム順次でライン順次のイメージ情報を
イメージ源装置から受ける手段と、本発明によるビデオ
プロセッサシステムと、イメージ蓄積を行う手段とが設
けられたイメージ蓄積システムにも関するものである。

この場合原理的には上述したイメージングシステムと同
じイメージ源装置を用いることができる。

また本発明は上述したビデオプロセッサユニットを設け
た集積回路にも関するものである。

（実施例） 以下図面につき本発明を説明する。

第１図は本発明によるビデオプロセッサシステムの一例
を示す。ビデオカメラ、ビデオカセットレコーダ、ビデ
オディスクプレーヤにより既知のようにして或いはその
他の方法で形成されたアナログビデオ信号は入力端２に
現れる。これらのビデオ信号はクロック信号により決定
されるサンプリング周波数でアナログ−デジタル変換器
４によりデジタルビデオ信号サンプルの列に変換され、
これらビデオ信号サンプルは次にデマルチプレクサ６に
より、予め決定された配分に応じて２つの出力端に配分
される。従って、完全な流れのビデオ信号サンプルが供
給される場合よりも各副流のビデオ信号サンプル（各出
力端に生じるビデオ信号サンプル）を低い周波数で処理
でき、従ってこのようにしない場合に過度に高いサンプ
リング周波数の為に処理できないような信号を処理しろ
るようになる。デマルチプレクサ６の上側の出力端には
最初の処理を実行するビデオプロセッサユニット８が接
続されている。この処理の結果は２つの出力端を経てビ
デオプロセッサユニット１０に供給されるとともに、こ
れら２つの出力端のうちの一方を経てビデオプロセッサ
ユニット１２にも供給される。またビデオプロセッサユ
ニット１２から生じる結果はビデオプロセッサユニット
１０で処理される。ビデオプロセッサユニット１０の出
力端はビデオプロセッサユニット１４に接続されている
。このビデオプロセッサユニット１４は、この場合フィ
ールドメモリ１６、例えばＣＣＤメモリと双方向通信さ
れる。更にこのビデオプロセッサユニット１４の２つの
出力端に処理結果が現れる。下側の出力端から生じる結
果はビデオプロセッサユニット８に帰還され、従って再
帰的処理が可能となる。ビデオプロセッサユニット１４
の上側の出力端はビデオプロセッサユニット１８に接続
されている。デマルチプレクサ６の下側の出力端はビデ
オプロセッサユニット２０に接続されており、このビデ
オプロセッサユニット２０はフィールドメモリ２２と双
方向通信される。ビデオプロセッサユニット１８および
２０は互いに双方向に接続されている。このようにして
入力信号の２部分を互いに異なるように処理でき、ビデ
オプロセッサユニット１８および２０の双方向的相互接
続により再相関づけが可能となる。ビデオプロセッサユ
ニット１８および２０の出力端にはそれぞれデジタル−
アナログ変換器２４および２６が接続されている。これ
ら変換器２４および２６の出力信号は例えば陰極線管（
図示せず）を駆動するのに用いることができる。２つの
他のサブシステム２８および３０は一般的な制御を行う
。サブシステム２８はクロック装置を構成し、このクロ
ック装置は、アナログ−デジタル変換器４、デマルチプ
レクサ６、ビデオプロセッサユニット８．１０．１２．
　１４゜１８、２０、フィールドメモリ１６．２２およ
びデジタル−アナログ変換器２４．２６をこれらのすべ
ての動作が互いに固定の時間関係で行われるように制御
するクロック信号を発生する。このサブシステム２８の
基本クロック周波数、従ってこの周波数から取出される
ビデオプロセッサシステム制御用のクロック信号（供給
されるビデオ信号をサンプリングするためのクロック信
号を含む）はこの場合、ビデオラインが生じる周波数、
従って個々のフィールドが生じる周波数と一定の周波数
関係にある。

サブシステム３０はシステム制御装置を構成し、例えば
フィルタ係数を調整するための個々のビデオプロセッサ
ユニットにおける再プログラミング処理を実行しろる。

サブシステム２８および３０は双方向的に互いに接続さ
れている。サブシステム３０は同時に、例えば上述した
再プログラミングを開始するためにシステムの外部から
供給される信号を受ける機能（図示せず）も有している
。図面を簡単とするためにサブシステム２８および３０
の他の接続は描いていない。

第２図は１つのビデオプロセッサユニットの構造の一例
を示す。このようなビデオプロセッサユニットはＣＭＯ
３技術で１つの集積回路（チップ）として実現され、破
線で囲んで示すプロセッサモジュールは２７　Ｍ）Ｉｚ
クロック信号により制御される。

このビデオプロセッサユニット内には３つのプロセッサ
モジュール３２．３４および３６があり、これらモジュ
ールは互いに双方向的に直接接続されている。これらモ
ジモールの個数を一層多くすることも有利であるが、必
ずしもこのようにすることができない。その理由は、プ
ロセッサモジュールの個数が増大すると、相互接続ライ
ンの数が急激に増大し、これに応じてチップ表面積を大
きくする必要がある為である。図示の例では、各プロセ
ッサモジュールは５つの入力チャネルと５つの出力チャ
ネルとを有し、各チャネルは１２ビツトである。

これらのチャネルのうち１つの人力チャネルおよび１つ
の出力チャネルは存在する可能性のある他のビデオプロ
セッサユニット或いは他の種類のユニットと接続を行う
ためのものである。第２図に示すチップは更に、デマル
チプレクサ３８．４０および４２とマルチプレクサ４４
．４６および４８とをそれぞれ有する３つのデータゲー
トを具えており、チップ開始制御回路５０およびクロッ
ク回路５２も存在する。前述したように、プロセッサモ
ジニールは２７！、Ｉ　Ｈｚの周波数で動作し、ビデオ
信号のサンプリング周波数に対し一定閲係にあるこの周
波数はチップに供給される５４　ＭＨｚクロック信号か
ら取出される。この場合、このクロック信号はデータゲ
ートにおけるマルチプレクサおよびデマルチプレクサを
制御するのに用いられ、特にプロセッサモジュールによ
り与えられる１２ビツト／２７　Ｍ）Ｉｚデータを６ビ
ツト１５４　ＭＨｚデータに変換し且つこれとは逆に６
ビツト１５４　ＭＨｚデータを、プロセッサモジュール
に供給すべき１２ピツ）／２７　ＭＨｚデータに変換す
るのに用いられる。この場合、存在する可能性のある他
のビデオプロセッサユニットや他の種類のユニットに対
する接点は６ビツト１５４ＭＨｚチャネルを介してアク
セスされる。この接点の形成は任意であること明らかで
あるが、この接点を形成することによりチップに対する
外部接続の数が厳格に制限されるという利点が得られる
。２７　ＭＨｚクロック信号はクロック回路５２中で２
分周回路を用いて５４　ＭＨｚクロック信号から取出さ
れ、この２７ＭＨｚクロック信号の位相は、チップ上の
すべてのプロセッサモジュールのみにではなくクロック
回路５２にも供給されるリセット信号Ｒにより制御され
る。チップ開始制御回路５０はクロックおよび直列デー
タ入力端と、各プロセッサユニットに接続されたクロッ
クおよび直列データ出力端とを有している。この回路５
０を経てプロセッサモジュールに供給される前記のクロ
ックおよび直列データはＩＣで示しである。このチップ
開始制御回路５０には更に、８ビット直列チップアドレ
スＣＡとチップアドレス有効信号Ｖとが蛇行（ｓｅｒｐ
ｅｎｔ　１ｎｅ）形態で与えられる。開始データのアド
レシングは後に説明するように処理される。チップ上に
は電力接続ラインＰ以外に３×６本のデータ入力接続ラ
インと、１本のリセット信号接続ラインと、２本のＩＣ
接続ラインと、開始データに対してチップをアドレスす
るための３本の接続ラインとが存在し、従ってチップは
電力接続ライン以外に４３本の接続ピンを有する。

プロセッサモジュールの説明 第３図は１つのプロセッサモジュールの構成を示す。こ
のプロセッサモジュールは算術論理演算を行うための３
つの同一の算術および論理演算プロセッサ素子（ＭＩＬ
Ｌ）　５４．５６および５８と、メモリ機能を有する２
つの同一のメモリプロセッサ素子６０および６２と、１
つの出力ゲートプロセッサ素子６４とを具えている。こ
れらの素子は入力回路６６゜６８、７０．７２．７４お
よび７６にそれぞれ接続されている。これらの入力回路
が相俟ってクロスバスイッチを構成する。ＭＩＬＬプロ
セッサ素子５４．５６および５８は算術論理素子（ＡＬ
Ｂ）７８．８０および８２と、制御素子（ＣＴＲＭ）　
８４．８６および８８とをそれぞれ有している。メモリ
プロセッサ素子６０および６２はメモリ素子（ＭＥ）９
０および９２と制御素子（ＣＴＲＳ）　９４および９６
とをそれぞれ有している。出力ゲートプロセッサ素子６
４は出力データバッファ９８および制御素子（ＣＴＲＧ
）　１００を有している。プロセッサモジュール入力信
号は５本の１２ビツトチヤネル１０２を経てクロスバス
イッチに供給され、個々のプロセッサモジュールに属す
るプロセッサ素子から生じる出力信号が５本の１２ビツ
トチヤネル１０６を経てクロスバスイッチに供給される
。更に、接続ライン１０８は制御素子８４．８６．８８
．９４．９６および１００に供給されるリセット信号Ｒ
に対するものであり、これらすべての制御素子には２線
式のクロックおよび直列データ（ＩＣ）接続ラインも接
続されている。更に、出力ゲートプロセッサ素子６４０
代わりに同じ機能を有する人力ゲートプロセッサ素子を
用いることもできること明らかであり、これらのいずれ
の場合でも種々のプロセッサモジュールが互いに接続さ
れている場合にはそれぞれ２つのプロセッサモジュール
間にバッファが存在する。種々の入力回路はそれぞれの
制御素子から制御される。従って、それぞれのプロセッ
サ素子、プロセッサモジュールおよびビデオプロセッサ
ユニットにまたがるデータ流の配分はこれら制御素子に
よってのみ制御される。

第４図は破線の右側に算術論理素子（ＡＬＥ）のブロッ
ク線図を、破線の左側に関連の制御素子（ＣＴＲＭ）を
示している。素子ＡＬＥはサイロ（ｓｉｌｏ）レジスタ
１１２．１１４をそれぞれ有する２つの１２ビット入力
部を具え、これらサイロレジスタの出力端は（例えハパ
バレルシフタ″より成る）シフトユニット（ＳＨＡ）１
１６および（ＳＨＢ）　１１８にそれぞれ接続されてい
る。これらシフトユニットの出力端はマルチプレクサ１
２０および１２２をそれぞれ経て算術論理ユニッ）　（
ＡＬＵ）　１２４の入力端ＰおよびＱにそれぞれ接続さ
れている。素子ＣＴＲＭはプログラムメモリ１２６　と
、開始回路１２８　と、アドレスマルチプレクサ１３０
　と、プログラムアドレスカウンタ１３２　と、ＯＲゲ
ート１３４　とを有している。サイロレジスタ１１２お
よび１１４は３２ワードに対するメモリ機能を有し、書
込みは一定の順序で行われ、読出しはプログラムメモリ
１２６により決定された順序で行われる。書込みアドレ
スはサイロレジスタに属する５ビツトカウンタにより生
ぜしめられ、読出しアドレスはプログラムメモリ１２６
により決定された相対読出しアドレス（ＲＡＤ）を書込
みアドレスから減じることにより得られる。このように
してＲＡＤクロック期間に亘る遅延がサイロレジスタに
より実現される。ＲＡＤは各クロックサイクル毎に変え
うる、正負符号に無関係な整数である。サイロレジスタ
１１２および１１４は同時に書込みおよび読出しを行い
うるが、同じアドレスでは同時に行なえない為、０＜Ｒ
ＡＤ≦３１とする。サイロレジスタから生じる１２ビツ
トデータワードにはシフトユニット１１６および１１８
内のプログラムユニットによって決定されたソフト処理
を行うことができる。例えば、右側への１２回の論理シ
フト動作、左側への１２回の算術シフト動作が可能であ
る。この目的のためにプログラムメモリにより６ビツト
のシフト制御信号を供給しうる。シフトユニット１１６
および１１８から生じる１２ビツトのデータワードはマ
ルチプレクサ１２０および１２２をそれぞれ経てユニッ
ト（＾ＬＵ）　１２４に供給され、このユニット１２４
がＡＬＢ出力信号を生じる。ユニット１２４はプログラ
ムメモリ１２６から特にＩ入力端を経て制御され、通常
の算術および論理演算を行う。マルチプレクサ１２０お
よび１２２はデータワードをプログラムメモリからの定
数と置き換えることができる。この場合、この１２ビツ
ト定数は例えば、この定数に用いない場合にＲＡＤ遅延
に用いる５ビツトと、この定数に用いない場合にシフト
制御信号として用いる６ビツトと、追加の１ビツトとを
以って形成しろる。

マルチプレクサ１２０および１２２はプログラムメモリ
からの１ビット制御信号により制御される。プログラム
メモリは５５ビツトの１６ワードに対する容量を有し、
このプログラムメモリにはアドレスマルチプレクサ１３
０を経て４ビツトアドレスが供給される。プログラム長
はプログラムアドレスカウンタ１３２のリセット機能を
用いることにより最大で１６段階まで調整でき、この場
合プログラムメモリから取出されるリセット信号がＯＲ
ゲート１３４を経て前記のカウンタ１３２に供給される
。このプログラムアドレスカウンタ１３２は外部リセッ
ト信号Ｒによってもリセットせしめることができる。算
術論理演算プロセッサ素子にはチップ開始制御回路５０
を経て、各データ単位当りプログラムメモリアドレスＩ
Ａおよび開始データＩＤより成る開始およびプログラミ
ングデータを供給しろる。前記のデータ単位はＩＣ接続
ラインの一本の線を経て直列に供給され、クロック信号
はデータ単位およびこれらデータ単位の個々のビットの
開始および終了の双方を特定するために前記のＩＣ接続
ラインの他の線を経て供給される。開始回路１２８では
、直列データ単位が並列形態に、特に４ビツトプログラ
ムメモリアドレスＩＡと４１ビツト開始データ１０とに
変換される。これらのデータはプログラムメモリ１２６
に供給される。この処理では、プログラムメモリアドレ
スがアドレスマルチプレクサ１３０を経てプログラムメ
モリに供給される。開始回路１２８が１つのデータユニ
ットを受けると、マルチプレクサ１３０が動作せしめら
れ、前記の開始回路から生じるプログラムメモリアドレ
スＩＡがこのマルチプレクサ１３０を通ってプログラム
メモリ１２６に供給され、一方これと同時に書込み信号
Ｗ／Ｒがプログラムメモリに供給される為にデータＩｎ
をプログラムメモリに書込むことができる。開始データ
Ｉｎのアドレシングは後に説明されるように処理される
。プログラムメモリはクロスバスイッチに対する制御信
号ＳＣ１を生じるということにも注意すべきである。

第５図はサイロレジスタの一実施例を詳細に示す。この
レジスタはサイロメモリ１３６　と、アドレスカウンタ
１３８と、減算回路１４０とを有する。カウンタ１３８
は、接続ライン１４２を経てサイロレジスタに供給され
る１２ビツトワードに対する順次の書込みアドレスを生
じる。減算回路１４０でこの書込みアドレスから相対読
出しアドレスＲＡＤを減算したものが、接続ライン１４
４を経てサイロメモリ１３６から読出すべき１２ビツト
ワードに対する読出しアドレスを構成する。前記の相対
読出しアドレスＲＡＤはサイロレジスタにおけるデータ
ワードの書込みおよび読出し間の遅延時間をも決定する
。

第６図は、破線の右側にメモリ素子ＭＥを示し、破線の
左側に関連の制御素子ＣＴＲ３を示す。素子ＭＥはサイ
ロレジスタ１４６および１４８をそれぞれ有する２つの
１２ビット入力部ＡおよびＢを具えている。

人力部Ａはアドレス入力部を構成し、入力部Ｂはデータ
人力部を構成する。アドレスサイロレジスタ１４６の出
力は加算回路１５０に供給され、この加算回路はいわゆ
るメモリページ付（ｍｅｍｏｒｙ　ｐａｇｉｎａｔｉｏ
ｎ）を可能にする。この加算はアドレスサイロレジスタ
１４６の出力の下位９ビツトと素子ＣＴＲ３のプログラ
ムメモリ１５２からの９ビツト定数とで実行される。こ
れにより得られた９ビツトメモリアドレスはアドレスマ
ルチプレクサ１５４を経てデータメモリ１５６に供給さ
れる。このデータメモリはデータサイロレジスタ１４８
からデータマルチプレクサ１５８を経てこのデータメモ
リに供給される５１２個の１２ビツトデータワードに対
する容量を有している。この容量は、１つのプロセッサ
モジュール当り２つのメモリプロセッサ素子、すなわち
２つのデータメモリに対し、少なくとも１つのビデオラ
インの１２ビツトワードを一緒にこれら２つのデータメ
モリに記憶しうるのに充分となるように選択する。この
目的のためには、ビデオ信号サンプリング周波数をプロ
セッサモジュールの２７　ＭＨｚクロック周波数の半分
に等しくする必要がある。更にデータメモリ１５６は゛
′探索テーブル″の機能を満足するようにする。この目
的のために、このデータメモリに開始バスを経てデータ
を入れるようにしうる。データメモリ１５６の出力端は
メモリプロセッサ素子の出力端をも構成する。サイロレ
ジスタ１４６および１４８　は第４および５図につき前
述したサイロレジスタ１１２および１１４と同様に構成
し同様に機能するようにする。素子ＣＴＲ５は原理的に
は第４図における素子ＣＴＲＭと同様に構成することも
できる。素子ＣＴＲ３は前述したプログラムメモリ１５
２以外に開始回路１６０　と、アドレスマルチプレクサ
１６２　と、プログラムアドレスカウンタ１６４　と、
ＯＲゲート１６６　とを有している。これらの素子（ス
イッチ０６２．　１６４および１６６は第４図における
アドレスマルチプレクサ１３０、プログラムアドレスカ
ウンタ１３２およびＯＲゲート１３４とそれぞれ同一で
あり同様に機能する。プログラムメモリ１５２は２９ビ
ツトの１６ワードに対する容量を有する。開始回路１６
０はプログラムメモリ１５２のローディングと、この際
探索テーブルとして機能しているデータメモリ１５６の
ローディングとを行う。第４図における開始回路１２８
の場合におけるように、開始回路１６０により並列に生
ぜしめられるデータ単位は３３ビツトのワードＩＡＤ　
より成る。これらのワードをプログラムメモリ１５２に
書込むにはアドレシングのために４ビツトが用いられ、
一方２９ビットのワードは特に第４図におけるプログラ
ムメモリ１２６に対する場合と同様に書込まれる。プロ
グラムメモリ１５２における２９ビツトワードに対する
メモリ位置のアドレシングはアドレスマルチプレクサ１
６２を経て進行される。ワードをデータメモリ１５６に
書込むには、マルチプレクサ１５４を経て進行されるデ
ータメモリ１５６のアドレシングに対し３３ビツトのう
ちの９ビツトが用いられ、一方３３ビットのうちの１２
ビツトがマルチプレクサ１５８を経てデータメモリ１５
６に供給されるデータワードを形成する。開始回路１６
０を経て生ぜしめられる制御信号Ｃ′は開始回路１６０
からのデータワードをデータメモリ１５６に書込む必要
があるということを表わし、マルチプレクサ１５４およ
び１５８がこの信号Ｃ′により制御される。メモリ素子
ｉ杜もマルチプレクサ１６８を有し、このマルチプレク
サはプログラムメモリ１５２から読出し信号をメモリ１
５６に供給するか或いは開始回路１６０からデークワ−
ドローディング用の書込み信号Ｃをメモリ１５６に供給
する。このマルチプレクサ１６８　も制御信号Ｃ′−に
より制御される。プログラムメモリ１５２は更にクロス
バスイッチに対する制御信号ＳＣ２をも生じる。

第７図は第３図における出力ゲートプロセッサ素子６４
の一実施例を示す。５つの人出力信号の各゛　々に対し
バッファ回路１７０が存在し、各バッファ回路は独自の
制御回路ＣＴＲＧ１　（ｉ＝１．−−一、　５）を有す
る。５つのバッファ回路が相俟って出力データバッファ
９８（第３図）を構成し、５つの関連の制御回路が制御
素子（ＣＴＲＧ）１００　　（第３図）を構成する。こ
れらバッファ回路はサイロレジスタ５ＩＬＯ。

（ｉ＝１．−−−、５）を以って構成されている。これ
らのサイロレジスタは第４．５および６図につき説明し
たサイロレジスタ１１２．１１４．１４６および１４８
と同一である。制御回路は第４図につき前述した制御素
子ＣＴＲＭと同一であり同様に機能する。第７図ではこ
れら制御回路の１つのみを詳細に示してあり、この制御
回路はプログラムメモリ１７２　と、開始回路１７４と
、アドレスマルチプレクサ１７６　と、プログラムアド
レスカウンタ１７８　と、ＯＲゲート１８０　とを有す
る。プログラムメモリ１７２　は１０ビツトの１６ワー
ドに対する容量を有する。１０ビツトのこれらのワード
ＩＯ’は、アドレスマルチプレクサ１７６を経る４アド
レスビツトＩＡ’を用いてアドレスされた後にプログラ
ムメモリ１７２内に書込まれる。ビットＩＡ’および１
０’　は、これらビットが開始回路１７４に直列的に供
給された後にこの開始回路により並列に生ぜしめられる
。出力ゲートプロセッサ素子の５つの部分ＣＴＲＧ５お
よび５ＩＬＯｓは共通の直列ビットバスＩＣと、共通の
リセット信号接続ラインＲとを有している。これら５部
分の各々におけるプログラムメモリはクロスバスイッチ
に対する制御信号ＳＣＧをも生じる。

種々のプログラムメモリおよびプロセッサメモリ素子の
データメモリ　（これらの探索テーブルとして用いた場
合）を開始させるためには、開始データを前述したよう
に２線式のバスＩＣを経て送る。

開始データは開始データのスタート表示と、アドレス情
報と、データワードと、メツセージの終了表示とを有し
ている。情報は特別な直列データラインと関連のクロッ
クラインとを経て伝達される。

第８図では、開始バスに信号がない状態がデータライン
ａとクロックラインｂとの双方における低レベルで表わ
されている。開始データのスタートＳｔはクロックパル
スの発生により表わされ、開始データの終了Ｅは少なく
とも１周期に亘ってクロックパルスが現われらないこと
により表わされる。

開始データ自体のヘッダ（見出し）には種々のアドレス
が含まれている。最低レベルでのアドレスはプロセッサ
素子内のメモリアドレスＧＡであり、このアドレスにビ
デオプロセッサユニット内のプロセッサ素子のアドレス
ＧＰが続き、最後に最大レベルでビデオプロセッサユニ
ットのアドレスＧＶが続く。プロセッサ素子内のメモリ
アドレスＧＡはマルチプレクサ１３０（第４図）　、１
５４および１６２（第６図）および１７６（第７図）を
経てそれぞれのメモリに供給される。ビデオプロセッサ
ユニット内の共通プロセッサモジュールのプロセッサ素
子のアドレスＧＰはそれぞれの開始回路におけるハード
ウェアにより導入されるアドレスと比較され、データワ
ードＤＷがメモリアドレスＧＡに適合する場合にそれぞ
れの開始回路によりそれぞれのプログラムメモリに並列
形態で伝達される。数個のビデオプロセッサユニット、
すなわち数個のチップが存在する場合には、種々のチッ
プアドレスＣＡが第１開始フエーズで蛇行ラインを経て
導入され、その結果各チップは識別しうるようになる。

導入されたチップアドレスＣＡがそれぞれのチップに対
するものである場合には、このアドレスはチップアドレ
ス有効化信号Ｖを用いて指示される。蛇行ラインは各ビ
デオプロセッサユニットの開始制御回路５０内に存在す
る直列接続されたシフトレジスタを以て構成される。第
２開始フエーズは各別のビデオプロセッサユニットのア
ドレスＧＶが、蛇行ラインを経て導入されるチップアド
レスＣＡと比較され、これらが一致した場合にはデータ
ワードＤｌｌｌがアドレスＧＡおよびＧＰと一緒にＩＣ
メツセージとして開始制御回路５０により送られる。

【図面の簡単な説明】

第１図は、本発明によるビデオプロセッサシステムの一
例を示すブロック線図、 第２図は、１つのビデオプロセッサユニットの構成例を
示す線図、 第３図は、１つのプロセッサモジュールの構成例を示す
ブロック線図、 第４図は、プロセッサモジニールの算術論理プロセッサ
素子の具体例を示すブロック線図、第５図は、サイロレ
ジスタの具体例を示す構成図、 第６図は、プロセッサモジュールのメモリプロセッサ素
子の具体例を示す構成図、 第７図は、プロセッサモジュールのゲートプロセッサ素
子の具体例を示す構成図、 第８図は、別々のプロセッサ素子におけるプログラムメ
モリをローディングするための開示バス上の信号を示す
説明図である。 ４・・・アナログ−デジタル変換器 ６・・・デマルチプレクサ ８．１０．１２．１４．１８．２０・・・ビデオプロセ
ッサユニット １６、　２２・・・フィールドメモリ ２４、２６・・・デジタル−アナログ変換器２８・・・
サブシステム（クロック装置）３０・・・サブシステム
（システム制御装置）３２、３４．３６・・・プロセッ
サモジュール３８、４０．４２・・・デマルチプレクサ
４４、４６．４８・・・マルチプレクサ５０・・・チッ
プ開始制御回路 ５２・・・クロック回路 ５４、５６．５８・・・算術論理演算プロセッサ素子６
０、６２・・・メモリプロセッサ素子６４・・・出力ゲ
ートプロセッサ素子 ６６、６８．７０．７２．７４．７６・・・入力回路７
８、８０．８２・・・算術論理素子 ８４、８６．８８．９４．９６．１００・・・制御素子
９０、９２・・・メモリ素子 ９８・・・出力データバッファ １０２、１０４・・・１２ビツトチヤネル１１２、　１
１４．　１４６．１４８・・・サイロレジスフ１１６、
１１８・・・シフトユニット １２０、１２２・・・マルチプレクサ １２４・・・算術論理ユニット。 １２６、　１５２．　１７２　・・・プログラムメモリ
１２８、１６０．１７４・・・開始回路１３０、　１５
４．　１６２．’　１７６・・・アドレスマルチプレク
サ１３２、　１６４．　１７８・・・プログラムアドレ
スカウンタ１３４、　１６６、　１８０・・・ＯＲゲー
ト１３６・・・サイロメモリ １３８・・・アドレスカウンタ １４０・・・減算回路　　　　１５６・・・データメモ
リ１５８・・・データマルチプレクサ

Claims (1)

1. 【特許請求の範囲】 １、実時間軸上のビデオ信号サンプルを処理するビデオ
   プロセッサシステムにおいて、このビデオプロセッサシ
   ステムは供給されたビテオ信号サンプルからイメージン
   グユニットを駆動するのに適した信号を取出す少なくと
   も１つのビデオプロセッサユニットを具えており、この
   ビデオプロセッサユニットは少なくとも１つのプロセッ
   サモジュールを具え、このプロセッサモジュールは、少
   なくとも１つの算術および／または論理プロセッサ素子
   と少なくとも１つのメモリプロセッサ素子とを含み時間
   的に並列に動作する複数のプロセッサ素子と、クロスバ
   スイッチとを具えており、このクロスバスイッチには前
   記のプロセッサモジュールに対する入力信号と、それぞ
   れのプロセッサモジュールに属する前記のプロセッサ素
   子からの出力信号とを供給でき、このクロスバスイッチ
   から、前記のプロセッサモジュールに属するプロセッサ
   素子に対する入力信号と、前記のプロセッサモジュール
   からの出力信号とを得ることができるようになっており
   、ビデオプロセッサシステムには更にビデオプロセッサ
   ユニットを制御するクロック装置が設けられており、こ
   のクロック装置の周波数がビデオ信号サンプルを得る周
   波数と一定の関係にあることを特徴とするビデオプロセ
   ッサシステム。 ２、請求項１に記載のビデオプロセッサシステムにおい
   て、少なくとも２つのビデオプロセッサユニットが設け
   られ、これらビデオプロセッサユニットが、直列、並列
   および／または帰還形態の接続を達成しうるスイッチン
   グ手段を具えていることを特徴とするビデオプロセッサ
   システム。 ３、請求項１または２に記載のビデオプロセッサシステ
   ムにおいて、１つのビデオプロセッサユニットと通信す
   る少なくとも１つのフィールドメモリが設けられている
   ことを特徴とするビデオプロセッサシステム。 ４、請求項１〜３のいずれか一項に記載のビデオプロセ
   ッサシステムにおいて、各ビデオプロセッサユニットに
   ３つの相互接続されたプロセッサモジュールが設けられ
   ていることを特徴とするビデオプロセッサシステム。 ５、請求項１〜４のいずれか一項に記載のビデオプロセ
   ッサシステムにおいて、各ビデオプロセッサユニットが
   個別の集積回路として構成されていることを特徴とする
   ビデオプロセッサシステム。 ６、請求項１〜５のいずれか一項に記載のビデオプロセ
   ッサシステムにおいて、異なるビデオプロセッサユニッ
   トのプロセッサモジュール間を接続するために、各プロ
   セッサモジュールが個々のビデオプロセッサユニットに
   属するマルチプレックス／デマルチプレックス回路に接
   続され、ビデオプロセッサユニット間のデータ通路幅が
   プロセッサモジュールのデータ入力およびデータ出力信
   号よりも少ないビット数となっていることを特徴とする
   ビデオプロセッサシステム。 ７、請求項１〜６のいずれか一項に記載のビデオプロセ
   ッサシステムにおいて、各プロセッサモジュールに３つ
   の算術および／または論理プロセッサ素子と、２つのメ
   モリプロセッサ素子と、１つのゲートプロセッサ素子と
   が設けられていることを特徴とするビデオプロセッサシ
   ステム。 ８、請求項７に記載のビデオプロセッサシステムにおい
   て、各プロセッサ素子が対応する入力回路に接続され、
   これら入力回路が相俟って前記のクロスバスイッチを構
   成していることを特徴とするビデオプロセッサシステム
   。 ９、請求項７または８に記載のビデオプロセッサシステ
   ムにおいて、前記の算術および／または論理プロセッサ
   素子（ＭＩＬＬ）が算術および／または論理素子（ＡＬ
   Ｅ）と制御素子（ＣＴＲＭ）とを有していることを特徴
   とするビデオプロセッサシステム。 １０、請求項７〜９のいずれか一項に記載のビデオプロ
   セッサシステムにおいて、前記のメモリプロセッサ素子
   がメモリ素子（ＭＥ）と制御素子（ＣＴＲＳ）とを有し
   ていることを特徴とするビデオプロセッサシステム。 １１、請求項７〜１０のいずれか一項に記載のビデオプ
   ロセッサシステムにおいて、前記のゲートプロセッサ素
   子がデータバッファと制御素子（ＣＴＲＧ）とを以って
   構成されていることを特徴とするビデオプロセッサシス
   テム。 １２、請求項９〜１１のいずれか一項に記載のビデオプ
   ロセッサシステムにおいて、前記制御素子の各々がプロ
   グラムメモリを有していることを特徴とするビデオプロ
   セッサシステム。 １３、請求項１２に記載のビデオプロセッサシステムに
   おいて、前記のプログラムメモリがＲＡＭメモリとして
   構成され、各ビデオプロセッサユニットに開始バスが設
   けられ、この開始バスを経てプログラムメモリをロード
   するようになっていることを特徴とするビデオプロセッ
   サシステム。 １４、請求項１２に記載のビデオプロセッサシステムに
   おいて、前記のプログラムメモリがＲＯＭメモリとして
   構成され、これらＲＯＭメモリにはそれぞれの制御プロ
   グラムが永久的に導入されていることを特徴とするビデ
   オプロセッサシステム。 １５、請求項１３に記載のビデオプロセッサシステムに
   おいて、前記の開始バスが直列ビットバスであり、各制
   御素子が開始回路を有し、この開始回路により直列ビッ
   トバスを経て供給された信号を並列形態に変換してそれ
   ぞれのプログラムメモリに供給するようになっているこ
   とを特徴とするビデオプロセッサシステム。 １６、請求項１０または１５に記載のビデオプロセッサ
   システムにおいて、前記のメモリ素子（ＭＥ）にデータ
   メモリが設けられ、それぞれのメモリプロセッサ素子が
   、当該メモリプロセッサ素子内の開始回路から並列形態
   で取出された信号をデータメモリに伝達する手段を具え
   ていることを特徴とするビデオプロセッサシステム。 １７、請求項９に記載のビデオプロセッサシステムにお
   いて、前記のメモリプロセッサ素子がメモリ素子（ＭＥ
   ）と制御素子（ＣＴＲＳ）とを有し、前記の算術および
   論理素子（ＡＣＥ）に且つ前記のメモリ素子（ＭＥ）に
   もサイロレジスタが設けられ、これらサイロレジスタが
   クロスバスイッチの対応する出力端に対する接続部を構
   成していることを特徴とするビデオプロセッサシステム
   。 １８、請求項１１に記載のビデオプロセッサシステムに
   おいて、前記のデータバッファが、入出力チャネルと同
   数のサイロレジスタを以ってゲートプロセッサ素子内に
   形成されていることを特徴とするビデオプロセッサシス
   テム。 １９、請求項１７または１８に記載のビデオプロセッサ
   システムにおいて、前記のサイロレジスタには一定の順
   序に応じて書込みが行われ、読出しはそれぞれのプロセ
   ッサ素子のプログラムメモリにおけるプログラムによっ
   て決定される順序で行われるようになっていることを特
   徴とするビデオプロセッサシステム。 ２０、請求項１９に記載のビデオプロセッサシステムに
   おいて、前記のサイロレジスタが減算回路を有し、この
   減算回路で、プログラムメモリにより生ぜしめれた相対
   読出しアドレスＲＡＤを書込みアドレスから減算するこ
   とによりそれぞれのサイロレジスタに対する絶対読出し
   アドレスを得るようになっていることを特徴とするビデ
   オプロセッサシステム。 ２１、請求項１２に記載のビデオプロセッサシステムに
   おいて、各プログラムメモリは一定サイクルのブランチ
   ・フリー命令に対する容量を有していることを特徴とす
   るビデオプロセッサシステム。 ２２、請求項２１に記載のビデオプロセッサシステムに
   おいて、前記のサイクルが最大１６個の命令を有してい
   ることを特徴とするビデオプロセッサシステム。 ２３、請求項１〜２２のいずれか一項に記載のビデオプ
   ロセッサシステムにおいて、各ビデオプロセッサユニッ
   トが、前記のクロック装置による制御の下で前記のプロ
   セッサモジュールに対する２７ＭＨｚのクロック信号を
   発生するクロック回路を有していることを特徴とするビ
   デオプロセッサシステム。 ２４、請求項６に記載のビデオプロセッサシステムにお
   いて、各ビデオプロセッサユニットが：前記のクロック
   装置による制御の下で前記のプロセッサモジュールに対
   する２７ＭＨｚのクロック信号を発生するクロック回路
   を有し、前記のマルチプレックス／デマルチプレックス
   回路が前記のクロック装置から取出された５４ＭＨｚの
   クロック信号により制御されるようになっていることを
   特徴とするビデオプロセッサシステム。 ２５、請求項１〜２４のいずれか一項に記載のビデオプ
   ロセッサシステムにおいて、前記のクロック装置の周波
   数がビデオプロセッサシステムで順次のビデオラインを
   生ぜしめる周波数と一定の関係にあることを特徴とする
   ビデオプロセッサシステム。 ２６、請求項１〜２５のいずれか一項に記載のビデオプ
   ロセッサシステムにおいて、各ビデオプロセッサユニッ
   トがすべてのプロセッサ素子に対し共通のリセット信号
   接続ラインを有していることを特徴とするビデオプロセ
   ッサシステム。 ２７、請求項１０に記載のビデオプロセッサシステムに
   おいて、１つのプロセッサモジュールにおけるメモリプ
   ロセッサ素子のメモリ素子 （ＭＥ）の容量は合計で１つのビデオラインに関連する
   データを記憶するのに充分な容量となっていることを特
   徴とするビデオプロセッサシステム。