JPS6367784B2 - - Google Patents
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- JPS6367784B2 JPS6367784B2 JP57019123A JP1912382A JPS6367784B2 JP S6367784 B2 JPS6367784 B2 JP S6367784B2 JP 57019123 A JP57019123 A JP 57019123A JP 1912382 A JP1912382 A JP 1912382A JP S6367784 B2 JPS6367784 B2 JP S6367784B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- phase
- data
- Prior art date
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- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims 6
- 230000006870 function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は８ビツト単位に信号処理するデイジタ
ルデータ端局装置に使用されるデータ信号変換回
路に関する。
ルデータ端局装置に使用されるデータ信号変換回
路に関する。
デイジタル同期網内のデイジタル端局装置は、
局内のクロツク供給装置から分配される局内フレ
ーム位相にデータ信号のフレーム位相を合わせて
データ信号の送受信を行なつたり、低次群のデー
タ信号を高次群にあるいは、その逆変換を行なつ
ている。
局内のクロツク供給装置から分配される局内フレ
ーム位相にデータ信号のフレーム位相を合わせて
データ信号の送受信を行なつたり、低次群のデー
タ信号を高次群にあるいは、その逆変換を行なつ
ている。
従来、この様な局内フレーム位相にデータ信号
のオクテツト位相合わせは位相合せ用同期回路に
より行なわれ、またデータ信号を低次群から高次
群にあるいはその逆変換は信号変換回路により行
なわれというように、各機能毎にその機能に合つ
た回路を準備しなければならないため装置のハー
ドが増大し、コストアツプの一因となつている。
のオクテツト位相合わせは位相合せ用同期回路に
より行なわれ、またデータ信号を低次群から高次
群にあるいはその逆変換は信号変換回路により行
なわれというように、各機能毎にその機能に合つ
た回路を準備しなければならないため装置のハー
ドが増大し、コストアツプの一因となつている。
本発明は上述の欠点を除去し凡用性のある信号
変換回路を提供することにある。
変換回路を提供することにある。
次に図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。図において、本発明の信号変換回路は、デ
ータ信号が与えられるデータ入力端子１と、入力
データ信号用クロツク信号が与えられる入力クロ
ツク用端子２と、入力データ用位相制御信号が与
えられる入力位相信号端子３と、データ信号が出
力されるデータ出力端子４と、出力データ用クロ
ツク信号が与えられる出力クロツク用端子５と、
出力データ用位相制御信号が与えられる出力位相
信号端子６と、端子１に与えられた入力データ信
号が格納されるメモリ回路７と、このメモリ回路
７への書き込み用アドレスを発生する書込みアド
レス発生回路（WADD回路）８と、メモリ回路
７からデータ信号を読み出すための読出しアドレ
スを発生する読出しアドレス発生（RADD）回
路９と、読出しアドレス発生回路の書き込みアド
レスを制御するアドレス制御回路１０とから構成
されている。WADD回路８は、端子３から与え
られる入力位相信号を微分する微分回路８２と、
この微分回路８２の出力によりセツトされ端子２
から与えられる入力クロツク信号を９個計数する
毎に出力を発生するカウンタ８１と、微分回路８
２の出力を受けるフリツプフロツプ（Ｆ／Ｆ）８
３と、微分回路８２の出力を２分周する分周回路
８４と、入力クロツク信号とＦ／Ｆ８３の出力と
の出力から後述するシフトレジスタのシフトパル
スを作成するナンドゲート８５とから構成されて
いる。
ある。図において、本発明の信号変換回路は、デ
ータ信号が与えられるデータ入力端子１と、入力
データ信号用クロツク信号が与えられる入力クロ
ツク用端子２と、入力データ用位相制御信号が与
えられる入力位相信号端子３と、データ信号が出
力されるデータ出力端子４と、出力データ用クロ
ツク信号が与えられる出力クロツク用端子５と、
出力データ用位相制御信号が与えられる出力位相
信号端子６と、端子１に与えられた入力データ信
号が格納されるメモリ回路７と、このメモリ回路
７への書き込み用アドレスを発生する書込みアド
レス発生回路（WADD回路）８と、メモリ回路
７からデータ信号を読み出すための読出しアドレ
スを発生する読出しアドレス発生（RADD）回
路９と、読出しアドレス発生回路の書き込みアド
レスを制御するアドレス制御回路１０とから構成
されている。WADD回路８は、端子３から与え
られる入力位相信号を微分する微分回路８２と、
この微分回路８２の出力によりセツトされ端子２
から与えられる入力クロツク信号を９個計数する
毎に出力を発生するカウンタ８１と、微分回路８
２の出力を受けるフリツプフロツプ（Ｆ／Ｆ）８
３と、微分回路８２の出力を２分周する分周回路
８４と、入力クロツク信号とＦ／Ｆ８３の出力と
の出力から後述するシフトレジスタのシフトパル
スを作成するナンドゲート８５とから構成されて
いる。
また、RADD回路９は、端子６から与えられ
る出力位相信号を微分する微分回路９３と、この
微分回路９３の出力により制御され端子５から与
えられるクロツク信号により読出しアドレスを発
生するカウンタ９２と、微分回路９３の出力を２
分周する分周回路９１と、微分回路９３の出力を
受けるＦ／Ｆ９４とから構成されている。カウン
タ９２は、例えば４ビツトのバイナリカウンタか
ら構成され、アドレス１〜８をセレクタ７４およ
び７５に供給する。一方、メモリ回路７は、端子
１から与えられる入力データをゲート８５からの
クロツク信号により格納する16ビツトシフトレジ
スタ７１と、このシフトレジスタの並列出力を２
分周回路８４の出力によりラツチするラツチ回路
７２と、このラツチ回路の出力を分周回路９１の
出力によりラツチするラツチ回路７３と、このラ
ツチ回路７３の出力の上位８ビツトおよび下位８
ビツトが与えられるセレクタ７４および７５と、
これらセレクタ７４および７５の出力を選択する
ゲート７６とから構成されている。
る出力位相信号を微分する微分回路９３と、この
微分回路９３の出力により制御され端子５から与
えられるクロツク信号により読出しアドレスを発
生するカウンタ９２と、微分回路９３の出力を２
分周する分周回路９１と、微分回路９３の出力を
受けるＦ／Ｆ９４とから構成されている。カウン
タ９２は、例えば４ビツトのバイナリカウンタか
ら構成され、アドレス１〜８をセレクタ７４およ
び７５に供給する。一方、メモリ回路７は、端子
１から与えられる入力データをゲート８５からの
クロツク信号により格納する16ビツトシフトレジ
スタ７１と、このシフトレジスタの並列出力を２
分周回路８４の出力によりラツチするラツチ回路
７２と、このラツチ回路の出力を分周回路９１の
出力によりラツチするラツチ回路７３と、このラ
ツチ回路７３の出力の上位８ビツトおよび下位８
ビツトが与えられるセレクタ７４および７５と、
これらセレクタ７４および７５の出力を選択する
ゲート７６とから構成されている。
アドレス制御回路１０は書込みアドレス発生回
路８より出力されたアドレス信号と読出しアドレ
ス発生回路９より出力されたアドレス信号を比較
し同位相になつた場合（スリツプが発生）は書込
みアドレス発生回路８に信号を送出して書込みア
ドレスを８ビツトジヤンプさせメモリ回路７の書
き込み読出しアドレスを基本状態に戻す。
路８より出力されたアドレス信号と読出しアドレ
ス発生回路９より出力されたアドレス信号を比較
し同位相になつた場合（スリツプが発生）は書込
みアドレス発生回路８に信号を送出して書込みア
ドレスを８ビツトジヤンプさせメモリ回路７の書
き込み読出しアドレスを基本状態に戻す。
次にデータ速度f1の入力データをデータ速度f2
＝nf1の出力データに変換（多重変換と称す）す
るときの第１図の信号変換回路の動作を第２図を
参照して説明する。なお、以下の説明では、出力
データの速度f2は入力データの速度f1の２倍とし
て説明する。データ速度f1の各々８ビツトから構
成される入力データＸおよびＹ（第２Ａ図ｆ）は、
端子２から与えられる入力クロツク信号（第２Ａ
図ａ）と同期して端子１に与えられる。微分回路
８２は、入力位相信号（第２Ａ図ｂ）を微分し
て、微分信号（第２Ａ図ｄ）を発生してカウンタ
８１および２分周回路８４に供給する。分周回路
８４はこの微分信号を２分周して制御信号（第２
Ａ図ｃ）を発生する。一方、カウンタ８１は、ク
ロツクを計数するが、クロツクを９個計数する前
に微分回路８２の出力の立下り（第２Ａ図ｄ）に
よりセツトされるため、Ｆ／Ｆ８３には出力信号
が供給されず、Ｆ／Ｆ８３は第２Ａ図ｅに示すよ
うに、“１”を保持する。このため、ゲート８５
は、シフトレジスタ７１のシフトクロツクとして
入力用クロツクがそのまま供給される。書込まれ
た入力データＸおよびＹは、２分周回路の出力
（第２Ａ図ｃ）の立下りＡによりラツチ回路７２
にラツチされる。ラツチされた入力データＸおよ
びＹは、端子６に与えられる出力位相信号（第２
Ｂ図ａ）に同期した制御信号（第２Ｂ図ｂ）の立
下りＣでラツチ回路７３にラツチされる。このラ
ツチ回路７３の出力であるデータＸおよびＹはセ
レクタ７４および７５に与えられる（第２Ｂ図
ｃ）。セレクタ７４は制御信号のローレベルの期
間入力クロツクの２倍の速度の出力クロツク（第
２Ｂ図ｄ）に応答するカウンタ９２からの読出し
アドレス１〜８により順次データＸ１〜Ｘ８を出
力する。このデータＸ１〜Ｘ８はゲート７６を介
して端子４に出力される（第２Ｂ図ｅ）。同様に
して、制御信号のハイレベルの期間に、セレクタ
７５はデータＹ１〜Ｙ８を出力する。このように
して、f1速度のデータがf2速度のデータに多重変
換される。
＝nf1の出力データに変換（多重変換と称す）す
るときの第１図の信号変換回路の動作を第２図を
参照して説明する。なお、以下の説明では、出力
データの速度f2は入力データの速度f1の２倍とし
て説明する。データ速度f1の各々８ビツトから構
成される入力データＸおよびＹ（第２Ａ図ｆ）は、
端子２から与えられる入力クロツク信号（第２Ａ
図ａ）と同期して端子１に与えられる。微分回路
８２は、入力位相信号（第２Ａ図ｂ）を微分し
て、微分信号（第２Ａ図ｄ）を発生してカウンタ
８１および２分周回路８４に供給する。分周回路
８４はこの微分信号を２分周して制御信号（第２
Ａ図ｃ）を発生する。一方、カウンタ８１は、ク
ロツクを計数するが、クロツクを９個計数する前
に微分回路８２の出力の立下り（第２Ａ図ｄ）に
よりセツトされるため、Ｆ／Ｆ８３には出力信号
が供給されず、Ｆ／Ｆ８３は第２Ａ図ｅに示すよ
うに、“１”を保持する。このため、ゲート８５
は、シフトレジスタ７１のシフトクロツクとして
入力用クロツクがそのまま供給される。書込まれ
た入力データＸおよびＹは、２分周回路の出力
（第２Ａ図ｃ）の立下りＡによりラツチ回路７２
にラツチされる。ラツチされた入力データＸおよ
びＹは、端子６に与えられる出力位相信号（第２
Ｂ図ａ）に同期した制御信号（第２Ｂ図ｂ）の立
下りＣでラツチ回路７３にラツチされる。このラ
ツチ回路７３の出力であるデータＸおよびＹはセ
レクタ７４および７５に与えられる（第２Ｂ図
ｃ）。セレクタ７４は制御信号のローレベルの期
間入力クロツクの２倍の速度の出力クロツク（第
２Ｂ図ｄ）に応答するカウンタ９２からの読出し
アドレス１〜８により順次データＸ１〜Ｘ８を出
力する。このデータＸ１〜Ｘ８はゲート７６を介
して端子４に出力される（第２Ｂ図ｅ）。同様に
して、制御信号のハイレベルの期間に、セレクタ
７５はデータＹ１〜Ｙ８を出力する。このように
して、f1速度のデータがf2速度のデータに多重変
換される。
第１図の信号変換回路においては、前述の多重
変換動作の他に 入力データ信号のオクテツト速度（ビツトレー
トの1/8）：f1（Hz） 入力データ信号の位相制御信号の位相：φ1
（sec） 出力データ信号のオクテツト速度：f2（Hz） 出力データ信号の位相制御信号の位相：φ2
（sec） とするとき、次に述べる４種類の信号変換機能
（モードと称す）を実現できる。
変換動作の他に 入力データ信号のオクテツト速度（ビツトレー
トの1/8）：f1（Hz） 入力データ信号の位相制御信号の位相：φ1
（sec） 出力データ信号のオクテツト速度：f2（Hz） 出力データ信号の位相制御信号の位相：φ2
（sec） とするとき、次に述べる４種類の信号変換機能
（モードと称す）を実現できる。
第１のモードは、ｎ・f1＝f2（ｎは１以外の正
整数）のとき、φ2で規定される位相に間けつ的
に１個のオクテツト（８ビツトデータ）を出力す
る（バースト形式）信号変換機能である。このモ
ードは第１図のゲート回路７６に端子１１からセ
レクタ７４および７５の出力の一部のみを端子４
に出力するためにＦ／Ｆ８３からの出力をチヤン
ネルパルス信号（第２Ｂ図ｂ）として与えること
により行える。すなわち、第２Ｂ図において、複
数の出力データＸ（ここでは２個）の中からチヤ
ンネルパルス信号により一個の出力データＸを選
択することにより行なわれる。
整数）のとき、φ2で規定される位相に間けつ的
に１個のオクテツト（８ビツトデータ）を出力す
る（バースト形式）信号変換機能である。このモ
ードは第１図のゲート回路７６に端子１１からセ
レクタ７４および７５の出力の一部のみを端子４
に出力するためにＦ／Ｆ８３からの出力をチヤン
ネルパルス信号（第２Ｂ図ｂ）として与えること
により行える。すなわち、第２Ｂ図において、複
数の出力データＸ（ここでは２個）の中からチヤ
ンネルパルス信号により一個の出力データＸを選
択することにより行なわれる。
第２のモードは、f1＝ｍ・f2（ｍは１以外の正
整数）のとき、ｍ個のオクテツトから成る入力信
号（ユニバーサル形式）からφ1で規定した１個
のオクテツトを標本化しこれをf2に速度変換する
信号変換機能である。ｍ＝２のときの第２のモー
ドの動作を第３Ａ図および第３Ｂ図を参照して説
明する。この第２のモードにおいては、カウンタ
８１は端子２から与えられる入力クロツクを９個
計数する毎に出力を発生（第３Ａ図ｄ）するた
め、Ｆ／Ｆ８３はカウンタ８１の出力に応答して
第３Ａ図ｅに示すような出力を発生する。この結
果、シフトレジスタ７１のシフトクロツクは多重
入力データ（第３Ａ図ｇ）の１部（第３Ａ図ｈ）
のみを書き込むような信号となる（第３Ａ図ｈ）。
このようにして書き込まれたデータＸおよびＹは
セレクタ７４および７５に与えられ、カウンタ９
２から読出しクロツク（第３Ｂ図ｂ）により読み
出される（第３Ｂ図ｄ）。
整数）のとき、ｍ個のオクテツトから成る入力信
号（ユニバーサル形式）からφ1で規定した１個
のオクテツトを標本化しこれをf2に速度変換する
信号変換機能である。ｍ＝２のときの第２のモー
ドの動作を第３Ａ図および第３Ｂ図を参照して説
明する。この第２のモードにおいては、カウンタ
８１は端子２から与えられる入力クロツクを９個
計数する毎に出力を発生（第３Ａ図ｄ）するた
め、Ｆ／Ｆ８３はカウンタ８１の出力に応答して
第３Ａ図ｅに示すような出力を発生する。この結
果、シフトレジスタ７１のシフトクロツクは多重
入力データ（第３Ａ図ｇ）の１部（第３Ａ図ｈ）
のみを書き込むような信号となる（第３Ａ図ｈ）。
このようにして書き込まれたデータＸおよびＹは
セレクタ７４および７５に与えられ、カウンタ９
２から読出しクロツク（第３Ｂ図ｂ）により読み
出される（第３Ｂ図ｄ）。
第３のモードは、f1＝mf2（ｍは１以外の正整
数）のとき間けつ的な１個のオクテツトから成る
入力信号（バースト形式）をφ1で標本化し、こ
れをf2に速度変換する信号変換機能である。この
第３のモードは、第２のモードにおける入力デー
タが多重化されていない場合に相当するので、こ
れ以上の説明は省く。
数）のとき間けつ的な１個のオクテツトから成る
入力信号（バースト形式）をφ1で標本化し、こ
れをf2に速度変換する信号変換機能である。この
第３のモードは、第２のモードにおける入力デー
タが多重化されていない場合に相当するので、こ
れ以上の説明は省く。
第４のモードは、f1＝f2，φ1≠φ2のときφ1，φ2
で規定される位相合せ機能である。すなわち、入
力位相信号に同期したシフトクロツクにより入力
データをシフトレジスタに書き込み、出力位相信
号により書き込まれたデータを読出す機能であ
り、このモードは第１〜第３のモードにおいても
行なわれているので詳細は省く。
で規定される位相合せ機能である。すなわち、入
力位相信号に同期したシフトクロツクにより入力
データをシフトレジスタに書き込み、出力位相信
号により書き込まれたデータを読出す機能であ
り、このモードは第１〜第３のモードにおいても
行なわれているので詳細は省く。
以上のように、本発明では一つの回路で複数の
信号変換機能を実現できるため、各機能毎に信号
変換回路を用意する従来構成に比して装置を小型
化できるという効果がある。
信号変換機能を実現できるため、各機能毎に信号
変換回路を用意する従来構成に比して装置を小型
化できるという効果がある。
第１図は本発明の一実施例を示す回路図、第２
Ａ図ａ〜ｆ，第２Ｂ図ａ〜ｆ、第３Ａ図ａ〜ｈお
よび第３Ｂ図ａ〜ｄは第１図の回路の動作を説明
するタイムチヤートである。 第１図において、７……メモリ回路、９……読
出しアドレス発生回路、８……書込みアドレス発
生回路、１０……アドレス制御回路。
Ａ図ａ〜ｆ，第２Ｂ図ａ〜ｆ、第３Ａ図ａ〜ｈお
よび第３Ｂ図ａ〜ｄは第１図の回路の動作を説明
するタイムチヤートである。 第１図において、７……メモリ回路、９……読
出しアドレス発生回路、８……書込みアドレス発
生回路、１０……アドレス制御回路。
Claims (1)
- 【特許請求の範囲】 １ 入力データ信号を受ける第１の入力端子と、 この入力データ信号に同期した入力用クロツク
信号が与えられる第２の入力端子と、 前記入力データ信号の位相を規定する入力用位
相制御信号が与えられる第３の入力端子と、 前記入力データ信号をオクテツト単位で所定の
数だけ一時記憶するメモリ回路と、 前記入力用位相制御信号の変化点を検出して第
１の変化点検出信号を発生する手段と、 前記第１の変化点検出信号によりセツトされ前
記入力クロツクを所定の値まで計数する毎に第１
のカウント出力を発生するとともに前記第１のカ
ウント出力によりリセツトされる第１のカウンタ
と、 前記第１の変化点検出信号によりセツトされ前
記第１のカウント出力によりリセツトされるフリ
ツプフロツプと、 前記第１の変化点検出信号を所定の値で分周し
て第１の分周信号を発生する第１の分周手段と、 前記入力クロツクと前記フリツプフロツプの出
力に基き前記メモリ回路に前記入力データをオク
テツト単位で書込むための書込みアドレスを発生
する手段と、 前記メモリに記憶されたオクテツト単位のデー
タ信号を前記第１の分周信号でラツチする第１の
ラツチ手段と、 出力データ信号が出力される出力端子と、 この出力データ信号に同期した出力用クロツク
信号が与えられる第４の入力端子と、 前記出力データ信号の位相を規定する出力用位
相制御信号が与えられる第５の入力端子と、 前記出力用位相制御信号の変化点を検出して第
２の変化点検出信号を発生する手段と、 前記第２の変化点検出信号によりセツトされ前
記入力クロツクを所定の値まで計数し前記メモリ
の読出しアドレスをオクテツト単位で発生する第
２のカウンタと、 前記第２の変化点検出信号を所定の値で分周し
て第２の分周信号を発生する第２の分周手段と、 前記第２の分周信号で前記第１のラツチ手段の
出力をラツチする第２のラツチ手段と、 前記第２のラツチ手段の出力がオクテツト単位
で供給され、供給された前記オクテツト単位のデ
ータを前記読出しアドレスに従つて出力するオク
テツト単位毎に設けられた選択手段と、 前記選択手段の出力を外部から供給されるモー
ド信号に応答して速度変換された信号として出力
する出力手段、 前記書込みアドレスと前記読出しアドレスとを
比較し、前記書込みアドレスの位相と前記読出し
アドレスの位相とが等しくなつたとき、前記書込
みアドレスの位相と前記読出しアドレスの位相と
の位相差が所定の値になるよう制御するアドレス
制御回路とから構成されたことを特徴とする信号
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019123A JPS58137348A (ja) | 1982-02-09 | 1982-02-09 | 信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019123A JPS58137348A (ja) | 1982-02-09 | 1982-02-09 | 信号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137348A JPS58137348A (ja) | 1983-08-15 |
| JPS6367784B2 true JPS6367784B2 (ja) | 1988-12-27 |
Family
ID=11990684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019123A Granted JPS58137348A (ja) | 1982-02-09 | 1982-02-09 | 信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137348A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49116903A (ja) * | 1973-03-10 | 1974-11-08 | ||
| JPS5075341A (ja) * | 1973-11-02 | 1975-06-20 | ||
| JPS50147815A (ja) * | 1974-05-18 | 1975-11-27 | ||
| JPS547816A (en) * | 1977-06-20 | 1979-01-20 | Nippon Telegr & Teleph Corp <Ntt> | Phase synchronous system |
| JPS5696552A (en) * | 1979-12-29 | 1981-08-04 | Fujitsu Ltd | Erastic storage |
-
1982
- 1982-02-09 JP JP57019123A patent/JPS58137348A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49116903A (ja) * | 1973-03-10 | 1974-11-08 | ||
| JPS5075341A (ja) * | 1973-11-02 | 1975-06-20 | ||
| JPS50147815A (ja) * | 1974-05-18 | 1975-11-27 | ||
| JPS547816A (en) * | 1977-06-20 | 1979-01-20 | Nippon Telegr & Teleph Corp <Ntt> | Phase synchronous system |
| JPS5696552A (en) * | 1979-12-29 | 1981-08-04 | Fujitsu Ltd | Erastic storage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137348A (ja) | 1983-08-15 |
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