KR970024666A - 피씨엠 데이타 지연회로 - Google Patents

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KR970024666A
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serial
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오돈성
신동진
이영대
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양승택
한국전자통신연구소
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
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    • H04B7/005—Control of transmission; Equalising

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  • Computer Networks & Wireless Communication (AREA)
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Abstract

본 발명은 PCM 데이타를 메모리에 일시 저장하였다가 일정한 시간후에 다시 읽어들여 출력함으로써 PCM 데이타를 시간적으로 지연시키는 PCM 데이타 지연회로에 관한 것이다.
본 발명은 타임 스위치장치로 부터 수신된 직렬형태의 소정 채널의 PCM 데이타를 송수신하는 서브 하이웨이(SHW) 송수신수단과, 서브 하이웨이 송수신수단을 통해 수신된 직렬형태의 PCM 데이타를 제공하는 동작클럭에 따라 메모리에 저장하기 위해 소정 비트의 병렬 데이타로 변환하거나 메모리에 저장된 병렬형태의 PCM 데이타를 직렬로 변환하는 직/병렬 및 병/직렬 변환수단과, 직/병렬 및 병/직렬 변환수단을 통해 변환된 PCM 데이타를 일시 저장하기 위한 메모리와, 초기 또는 동작중에 데이타의 지연시간을 설정하는 지연시간설정수단과, 서브 하이웨이 송수신수단으로 부터 공급되는 클럭 및 동기펄스에 따라 지연시간설정수단의 설정값과 메모리의 쓰기 어드레스를 비교하여, 메모리의 읽기 어드레스를 초기화하거나 메모리에 쓰기 또는 읽기 위한 어드레스 및 액세스 제어신호를 제공하고, 직/병렬 및 병/직렬 변환수단에 동작클럭을 제공하는 비교 및 제어수단으로 구성되어 소정채널의 PCM 데이타를 임의의 프레임 동안 지연시킬 수가 있는 것이다.

Description

피씨엠 데이타 지연회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 PCM 데이타 지연 회로를 위한 블록 구성도,
제2도는 제1도에서 비교기 및 제어회로의 상세 블록 구성도,
제3도는 본 발명에 따른 타임스위치 장치와, 서브하이웨이(SHW) 송수신부 사이에 주고 받는 PCM 데이타의 타이밍 파형도로서,
(가)는 4.096MHz 클럭,
(나)는 8KHz는 동기펄스, 및
(다)는 PCM 데이타를 나타낸다.

Claims (6)

  1. 타임 스위치장치로 부터 수신된 직렬형태의 소정 채널의 PCM 데이타를 송수신하는 서브 하이웨이(SHW) 송수신수단과, 상기 서브 하이웨이 송수신수단을 통해 수신된 직렬형태의 PCM 데이타를 제공되는 동작클럭에 따라 메모리에 저장하기 위해 소정 비트의 병렬 데이타로 변환하거나 메모리에 저장된 병렬형태의 PCM 데이타를 직렬로 변환하는 직/병렬 및 병/직렬 변환수단과 상기 직/병렬 및 병/직렬 변환수단을 통해 변환된 PCM 데이타를 일시 저장하기 위한 메모리와, 초기 또는 동작중에 데이타의 지연시간을 설정하는 지연시간설정수단과, 상기 서브 하이웨이 송수신수단으로 부터 공급되는 클럭 및 동기펄스에 따라 상기 지연시간설정수단의 설정값과 상기 메모리의 쓰기 어드레스를 비교하여, 메모리의 읽기 어드레스를 초기화하거나 메모리에 쓰기 또는 읽기 위한 어드레스 및 액세스 제어신호를 제공하고, 상기 직/병렬 및 병/직렬 변환수단에 동작클럭을 제공하는 비교 및 제어수단으로 구성되어 소정 채널의 PCM 데이타를 임의의 프레임 동안 지연시키는 것을 특징으로 PCM 데이타 지연회로.
  2. 제1항에 있어서, 상기 비교기 및 제어수단은 바이트 단위로 메모리에 쓰고 읽도록 하기 위한 제1 카운터(510)와, ST(Serial Telecommunication)-버스 형태로 구성된 32개의 채널을 한 프레임으로 하여 메모리에 저장하거나 읽어들이기 위한 하위 어드레스를 제공하는 제2 카운터(520)와, 상기 제2 카운터(520)와 더불어 수신되는 PCM 데이타를 메모리에 저장하기 위한 상위 어드레스를 제공하는 제3 카운터(530)와, 상기 제2 카운터(520)와 더불어 메모리에 저장된 PCM 데이타를 읽기 위한 상위 어드레스를 제공하는 제4 카운터(540)와, 메모리에 저장하기 위한 상이 어드레스와 메모리에서 PCM 데이타를 읽기 위한 상위 어드레스와 메모리에서 PCM 데이타를 읽기 휘한 상위 어드레스중에서 하나를 선택하여 메모리 상위 어드레스를 출력하는 선택부(550)와, 상기 제1 카운터(510)의 출력을 입력으로 받아 메모리의 읽기/쓰기 인에이블 신호를 발생하는 읽기/쓰기 인에이블 신호 발생부(560)와, 상기 제3 카운터(530)의 출력값과 상기 지연시간설정회로(400)에서 설정된 값의 비교 결과 값에 따라 상기 지연시간설정회로(400)의 설정 또는 재설정 초기에 상기 제4 카운터(540)의 값을 0으로 초기화시키는 비교부(570)와, 상기 SHW 송수신부(100)로 부터 공급된 클럭(CLK)과 동기펄스(FS)에 따라 상기 직/병렬 및 병/직렬 변환회로(200)에 동작클럭을 공급하는 쉬프트 클럭부(580)로 구성된 것을 특징으로 하는 PCM 데이타 지연회로.
  3. 제2항에 있어서, 상기 제1, 2, 3 및 제4 카운터(510, 520, 530, 540)는 3, 5, 10, 및 10 비트로 각각 구성된 것을 특징으로 하는 PCM 데이타 지연회로.
  4. 제1항 내지 제3항중 어느 하나에 있어서, 상기 제3 카운터(530)는 지연시간을 확장시키기 위해 n비트 카운터로 변경하여 구성되는 것을 특징으로 하는 PCM 데이타 지연회로.
  5. 제1항 내지 제3항중 어느 하나에 있어서, 상기 제4 카운터(540)는 지연시간을 확장시키기 위해 n비트 카운터로 변경하여 구성되는 것을 특징으로 하는 PCM 데이타 지연회로.
  6. 제1항에 있어서, 상기 메모리는 지연시간을 확장시키기 위해 메모리의 크기를 변경하는 것을 특징으로 하는 PCM 데이타 지연회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950038766A 1995-10-31 1995-10-31 피씨엠 데이타 지연회로 KR0152396B1 (ko)

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