SU1098002A1 - Устройство управлени обращением к пам ти - Google Patents

Abstract

К УСТРОЙСТВО УПРАВЛЕНИЯ ОБРАЩЕНИЕМ К-ПАМЯТИ, содержащее П блоков посто нной пам ти, п сдвиговых регистров и блой: синхронизации, адресные входы каждого i-го ( 1,2,...,п) блока йосто нной пам ти соединены соответственно с информационными выходами i-го сдвигового регистра, отличающеес  тем, что, с целью упрощени  устройства , оно содержит три элемента И и элемент ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации , второй выход которого соединен с первым входом второго элемента И и с информационным входом кавдого сдвигового регистра, выход третьего элемента И соединен с информационным входом каждого сдвигового регистра , третий выход блока синхронизации соединен с первым входом третьего элемента И и с первым входом элемента ИЛИ, второй вход которого соединен с четвертым выходом блока синхронизации и со вторым входом второго элемента И,выход которого соединен с информационным выходом устройства, второй вход третьего элемента И соединен с информационным входом устройства, выход первого элемента И соединен со входом синхронизации каждого сдвигового регистра, выходы каждого i-го блока посто нной пам ти соединены соответственно с И1 ормационными входами каждого i-го сдвигового регистра, 2. Устройство поп, 1, отличающеес  тем, что блок синхронизации содержит первый и второй сдвиговые регистры, причем вход сдвига и выход старшего разр да первого сдвигового регистра соединены со входом сдвига второго сдвигового регистра, О) (выход младшего разр да первого сдвигового регистра соединен с первым выходом блока синхронизации, второй, третий и четвертый выходы блока синхронизахщи соединены соответственно с первым, вторым и третьим информационными выходами второго сдвигового регистра.

Description

1 Изобретение относитс  к вычислительной технике и может быть использовано в различных устройствах управлени , например, дл  микрокалькул торов и микропроцессоров. Известны устройства управлени  пам тью, содержащие несколько блоков пам ти с общим блоком синхронизации и с общими шинами адреса и данных. Каждый из блоков микропрограмм содер жит посто нное запоминающее устройст во (ПЗУ), регистр адреса, регистр данных и схему возбуждени  1 3 и 2 Недостатком этих устройств  вл ет с  сложность,обусловленна  большим количеством оборудовани . Наиболее близким к предлагаемому по технической сущности  вл етс  устройство, содержащее п-блоков

посто нного запоминающего устройства, 20 гового регистра. г -регистров адреса, п-регистров дан ных, блок синхронизации, счетчик тактов и схемы возбуждени .причем адресные входы каждого блока посто н ного запоминающего устройства соединены соответственно с информацкон- ными выходами соответствующего ре .гистра адреса, выходы каждого блока посто нного запоминающего устройства :Соединены соответственно с информационными входами соответствующего ре гистра данных, выходы блока синхронизации подключены соответственно ко входам синхронизации регистров адреса, регистров данных, счетчика тактов и схемы возбуждени  З . Недостатком данного устройства  вл етс  наличие в нем таких сложных узлов как счетчика тактов и схемы возбуждени . Цель изобретени  - упрощение устройства . Поставленна  цель достигаетс  тем, что в устройство управлени  обращением к пам ти, содержащее п блоков посто нной пам ти,п сдвиговых регистров и блок синхронизации, адресные входы каждого i -го ( i 1,2,...,п) блока посто нной пам ти соединены соответственно с информационными выходами i-ro сдвигового регистра, введены три элемента И .и элемент ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации,, второй выход которого соединен с первьм входом второго элемента И и с информационным входом каждого сдви 02 гового регистра, выход третьего элемента И соединен с информационным входом каждого сдвигового регистра, третий выход блока синхрониэащги соединен с первым входом третьего элемента И и с первым входом элемента ИЛИ второй вход которого соединен с четвертым выходом блока синхронизации и со вторым входом второго элемента И., выход которого соединен с информационным выходом угтройства, второй вход третьего элемента И соединен с информахщонным входом устройства , выход первого элемента И соединен со входом синхронг- зации каждого сдвигового регистра, выходы каждого 1-го блока посто нной пам ти соединены соответственно с информационными входами ка;кдого i-ro сдвиКроме того, блок cинxpo: изaции содержит первый и второй сд.виговые регистры, причем вход сд,ви:га и выход старшего разр да первого сдвигового регистра соединены со входом сдвига второго сдвигового регистра, выход младшего разр да первого сдвигового регистра соединен с первым выходом блока cинxpoнизaIl; iи, второй, третий и четвертый выходы блока синхронизаг -1и соедине 1ы соответственно с первым, вторым и третьим информалдионными выходами второго сдвигового регистра. На фиг. 1 представлена Функциональна  схема устройства; иа фиг. 2 временные диаграммы работы устройства; на фиг. 3 - пример конкретной технической реализации сдвиговых регистров , вход щих в состав устройства; на фиг. 4 - временные 1( агра1 мы фазового управлени  работой сдвиговых регистров. Устройство управлени  оСращением к пам ти содержит (см. фиг, 1) блоки 1пам ти посто нного запом л-шющего устройства, сдвиговые регистры 2, вход 3 cHHxpoHHjiaiiHH сдвигсвого регистра , информационный вход 4 сдвигового регистра,первый элемент И 5, элемент ИЛИ 6, третий 7 и второй 8 элементы И, блок 9 синхронизацрги, первый 10 и второй 11 сдвиговые регистры блока синхронизации, информационные вход 12 и выход 13 устройства ,, Каждый из сдвиговьЕх регистров 2сожержит два инвертора 14 и 15, повторитель 16 и инвертор 17. Устройство работает следуюш11м образом . Цикл работы устройства разбиваетс на тритакта, в течение которьгх происходит соответственно сброс преды дущей информации, установка очередно го адреса и считывание данных. В соответствии с этим разр дность регист ра 1 1 равна трем. Разр дность регист ра 10 совпадает с разр дностью регистров 2. В исходном состо нии регистры 10 и 11 содержат единицы в первых разр дах , что соответствует началу сбро са. В течение этого такта единица в регистре 10 сдвигаетс  вправо, а еди ница в регистре 11 фиксирована в его первом разр де. Эта единица поступает с выхода первого разр да регистра 1 1 на информационные входы 4 регистров 2. Таким образом, в пер-, вом.такте происходит установка всех разр дов регистров 2 в состо ние 1. В конце первого такта единица в регистре 10 продвигаетс  вправо до конца и поступает на входы регистров 10 и 11. При этом в регистре 10 происходит циркул ци  информации, т.е. единица снова поступает в первый разр д, а в регистре П единица продвигаетс  из первого разр да во второй . Данный момент соответствует начал второго такта работы устройства. При единичном значении второго разр да регистра 11 происходит срабатывание элемента ИЛИ 6, соединенного с выходом этого разр да. Далее единичный сигнал с выхода элемента ИЛИ 6 посту пает на первый вход элемента И 5, а на его второй вход поступает едини ца из первого разр да регистра 10. При этом элемент И 5 срабатывает, и единица с его выхода поступает входы 3 синхронизации регистров 2. Таким образом, в начале второго такта работы на входах синхронизации регистров 2 вырабатываетс  синхроимпульс , обеспечивающий считывание информации из блока 1 посто нного запоминающего устройства, по адресу 11 . . . 1 , который в данный момент записан во всех регистрах 2. Распределение информации вблоке 1 посто нного запоминающего устройства осуществлено таким образом, чтобы по адресу 11...1 считалось нулевое слово, что приводит к обнулению регистров 2. Далее во втором такте на вход 1 2« последовательно поступает очередной адрес. Он попадает на второй вход элемента И 7 и пропускаетс  на его выход, поскольку на первый вход элемента И 7 поступает единица из второго разр да регистра 1 1 в течение всего второго такта. Этот адрес поступает с вьпгода элемента И 7 на информационные входы 4 регистров 2 и последовательно записываетс  в эти регистры. При этом происходит переход к третьему такту работы устройства. В начале третьего такта регистр 10 содержит единицу в первом разр де, регистр, 11 - единицу в третьем разр де , а в регистрах 2 установлен очередной адрес. Происходит срабатывание элемента ИЛИ 6, соединенного с выходом третьего разр да регистра 11. Далее единичный сигнал поступает на первый вход элемента И 5 и по вл етс  на его выходе, поскольку на второй вход элемента И поступает единица с выхода первого разр да регистра 10. Синхроимпульс с выхода элемента И 5 поступает на входы 3 синхронизации регистров 2 и обеспечивает считывание информации из блока 1 посто нного запоминакнцего устройства по очередному адресу, наход щемус  в регистрах 2. Блоки 1 посто нного запоминающего устройства запрограммированы таким образом, что по определенному адресу, поступившему на все регистры 2, ненулевое слово считываетс  только лишь из одного блока 1 посто нного запоминающего устройства. Из остальных блоков 1, которые не хран т слово, соответствующее данному адресу, считываютс  нулевые слова. Таким образом, в один из регистров 2 поступает очередное слово, а остальные регистры обнул ютс . Далее в третьем такте работы устройства считанное слово поступает последовательно с информационных выходов регистров 2 на второй вход элемента И 8. Первый вход элемента И 8 соединен с выходом третьего разр да регистра 11, в котором в течение третьего такта фиксирована единица. Поэтому данные проход т через элемент И 8 на его выход и поступают на выход 15 устройства. На этом очередной цикл работы устройства заканчиваетс  . Сдвиговые регистры, вход щие в состав устройства, построены на элементах четырехфазной МОП-схемотехники 4 и  вл ютс  динамическими сдвиговыми регистрами.

На фиг. 3 приведен пример конкретной технической реализации сдвиговых регистров 2, каждый разр д которых состоит из двух инверторов 14 и 15. К выходу последнего разр да регистра подключен повторитель 16, выход которого соединен со йходом первого разр да регистра. Этим обеспечиваетс  непрерывна  циркул ци . информации в регистре с частотой следовани  импульсов фазного питани  Ф, временна  диаграмма которых представлена на фиг, 4. Наличие повторител  16 подключенного к выходу последнего разр да регистра, обеспечивает возможность непосредственного соединени  выходов всех сдвиговых регистров 2,

Инвертор 15 имеет два управл ющих входа, первый из которых подключен к выходу инвертора 17, а второй - ко входу синхронизации 3, который также соединен со входом инвертора 17. При нулевом значении сигнала на входе 3 на выходе инвертора 17 формируетс  единичный сигнал, который поступает далее на вход инвертора 15 и разрешает циркул цию информации в регистре. При поступлении на вход 3 синхроимпульса , длительность которого равна одному фазному периоду, циркул ци 

в регистре прекращаетс , так как на выходе инвертора 17 по вл етс  нулевой сигнал. В то же врем  этот синхримпульс разрешает запись информации из блока 1 посто нного запоминающего устройства в разр ды регистра по входам w , ч(/2 ..., Wf, .

При этом информаци  на выходах а.,, а,...,а инверторов 14 не успевает измен тьс  под действием синхроимпульса , поскольку он поступает на входы инверторов 15. Таким образом , в момент считывани  информаци  на входах блока 1 стабильна, что исключает возможность сбоев при считывании данных из блока 1.

Последовательна  передача адреса и данных регистрами 2 происходит автоматически под действием импульсов фазного питани . Моменты по влени  адреса и данных задаютс  блоком синхронизации 9, как описано выше.

В данном примере реализации регистра использована четырехфазна  схемотехника, получивша  широкое использование при создании МОП-микросхем .

Таким образом, предлагаемое устройство , сохран   функциональные качества прототипа, отличаетс  простотой исполнени .

(ЧХЕТЗп-- ХР

Claims (2)

1. УСТРОЙСТВО УПРАВЛЕНИЯ ОБРАЩЕНИЕМ К'ПАМЯТИ, содержащее П блоков постоянной памяти, П сдвиговых регистров и блок синхронизации, адресные входы каждого i-го (ί = =1,2,...,η) блока Достоянной памяти соединены соответственно с информационными выходами ί-го сдвигового регистра, отличающееся тем, что, с целью упрощения устройства, оно содержит три элемента И и элемент ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым входом второго элемента И и с информационным входом каждого сдвигового регистра, выход треть его элемента И соединен с информационным входом каждого сдвигового регистра, третий выход блока синхронизации соединен с первым входом третьего элемента Ии с первым входом элемента ИЛИ, второй вход которого соединен с четвертым выходом блока синхронизации и со вторым входом второго элемента И,выход которого соединен с информационным выходом устройства, второй вход третьего элемента И соединен с информационным входом устройства, выход первого элемента И соединен со входом синхронизации каждого сдвигового регистра, выходы каждого i-го блока постоянной памяти соединены соответственно с информационными входами каждого ϊ-го сдвигового регистра.

2. Устройство по π. 1, отличающееся тем, что блок синхронизации содержит первый и второй сдвиговые регистры, причем вход сдвига и выход старшего разряда первого сдвигового регистра соединены со входом сдвига второго сдвигового регистра, (выход младшего разряда первого сдвигового регистра соединен с первым выходом блока синхронизации, второй, третий и четвертый выходы блока синхронизации соединены соответственно с первым, вторым и третьим информационными выходами второго сдвигового регистра.