SU1737727A1

SU1737727A1 - Управл емый делитель частоты с дробным коэффициентом делени

Info

Publication number: SU1737727A1
Application number: SU894736184A
Authority: SU
Inventors: Евгений Георгиевич Плетнев; Степан Иванович Попов
Original assignee: Научно-исследовательский технологический институт
Priority date: 1989-09-05
Filing date: 1989-09-05
Publication date: 1992-05-30

Abstract

Изобретение относитс к импульсной технике. Цель изобретени - повышение надежности устройства за счет его упрощени . Устройство содержит первый, второй и третий регистры 1, 2 и 3 хранени , сумматор 4, первый и второй инверторы 5 и 6, входную шину 7, четвертый регистр 8 хранени и D-триггер 9, третий инвертор 10, первый и второй элементы ИЛИ 11 и 12, первую и вторую шины 13 и 14 записи, первую и вто- рую-информационные шины 15 и 16 и выходную шину 17. 2 ил.

Description

сл

с

J7

VI СА) VJ VI

ю

XI

Изобретение относитс к импульсной технике и может быть использовано в автоматике .

Цель изобретени - повышение надежности устройства за счет его упрощени .

На фиг.1 приведена структурно-электрическа схема устройства; на фиг.2 - временные диаграммы, по сн ющие его работу.

Устройство содержит первый, второй и третий регистры 1,2 и 3 хранени , сумматор 4, первый и второй инверторы 5 и 6, входную шину 7, четвертый регистр 8 хранени и D-триггер 9, третий инвертор 10, первый и второй элементы ИЛИ 11 и 12, первую и вторую шины 13 и 14 записи, первую и вторую информационные шины 15 и 16 и выходную шину 17.

Информационные входы первого и второго регистров 1 и 2 соединены с выходами сумматора 4, входы записи - соответственно с входной шиной 7, входом второго инвер- тора 6, вторым входом установки 1 D-триггера 9 и выходом второго инвертора 6, входом синхронизации D-триггера 9, входы считывани - соответственно с выходной шиной 17, выходом D-триггера 9, входом третьего инвертора 10, вторым входом второго элемента ИЛИ 12 и выходом первого инвертора 5. а выходы - соответственно с первой и второй группой входов сумматора 4 и выходами третьего и четвертого регистров 3 и 8, информационные входы которых соединены с первой и второй информационными шинами 15 и 16, входы записи - с выходом первого элемента ИЛИ 11, а входы считывани - соответственно с выходом третьего инвертора 10 и выходом второго элемента ИЛИ 12 и входом первого инвертора 5.

Первый вход второго элемента ИЛИ 12 соединен с первой шиной 13 записи, первым входом установки 1 D-триггера 9 и вторым входом первого элемента ИЛИ 11, первый вход которого соединен с второй шиной 14 записи. Выход старшего разр да сумматора 4 соединен с информационным входом Ь-триггера 9.

На диаграмме на фиг.2 показано следующее: а - импульсы входной частоты; б - импульсы на первой шине 13 записи; в - импульсы на второй шине 14 записи; г - выходные импульсы; д - код на выходе сумматора; е - код на выходе регистра 2 после записи в него данных; ж - код на выходе регистра 1 после записи в него данных.

Управл емый делитель частоты с дробным коэффициентом делени работает следующим образом.

Импульс записи, поступающий по первой шине 13 записи, по длительности равен периоду следовани входных импульсов, поступающих по входной шине 7 и синхровизирован , например, положительными фронтами импульсов входной частоты. Импульсом записи переписываетс код N по первой информационной шине 15 в регистр 3 и дополнительный код Z по второй инфор0 мационной шине в регистр 8 и одновременно блокируетс возможность сброса триггера 9, предотвраща генерацию выходного импульса, что обеспечивает на врем действи импульса записи третье со5 сто ние по выходу регистра 1 и считывание информации с выхода регистра 3. Импульс записи поступает также на схему ИЛИ 12, обеспечива третье состо ние на выходе регистра 2 и считывание информации с вы0 хода регистра 8. С выхода сумматора 4 код N-Z отрицательным фронтом импульса на выходе инвертора 6 переписываетс в регистр 2. После завершени импульса записи вплоть до по влени выходного импульса

5 управл емого делител на первый и второй входы сумматора 4 поступает информаци с выходов регистров 3 и 2 соответственно, что обеспечивает в регистре 1, в который информаци переписываетс отрицательным

0 фронтом импульса входой частоты, накопление кода в соответствии с выражением

,

где At, AM - содержимое регистра 1 в I и 1+1 цикле вычислени .

5 В очередном цикле вычислени , когда на выходе сумматора 4 возникает нулевой

или положительный код, переписываемый по отрицательному фронту в регистр 1, за счет присутстви на D-входе сигнала логи0 ческого нул триггер 9 по синхровходу сбрасываетс , что соответствует формированию выходного импульса устройства, завершаемому установкой триггера 9 по второму входу установки. Генераци выходного импульса

5 устройства сопровождаетс отключением выходов регистров 3 и 2 от соответственно первого и второго входов сумматора 4 и подключением к ним выходов регистров и 8. На выходе сумматора 4 по вл етс код,

0 равный величине D-Z, где D - остаток от делени Z на N, содержащийс к этому моменту времени в регистре 1. Код D-Z переписываетс отрицательным фронггом сигнала на выходе инвертора 6 в регистр 2.

5 Изменение коэффициента преобразовани управл емого делител частоты, св занное с записью управл ющей информации в регистры 3 и 8 при( помощи импульса записи, поступающего в устройство по первой шине 13 записи, одновременно сопр жено с установкой начального состо ни , заключающейс в разрешении считывани на входы сумматора 4 выходной информации регистров 3 и 8 и блокировке возможности сброса триггера 9 по синхров- ходу.

В р де случаев изменение коэффициента преобразовани необходимо производить без установки начального состо ни . Дл этого предусмотрена втора шина 14 записи, поступающий по которой импульс записи, синхронизированный с импульсами входной частотытак жекак и импульс записи по первой шине 13 записи, вызывает запись в регистры 3 и 8 информации, но не производит установку начального состо ни устройства.

Управл емый делитель частоты дроб- ным коэффициентом делени позвол ет выполн ть преобразование общего вида.

f -Nf

Твых-чт Твх

Claims

Формула изобретени

Управл емый делитель частоты с дробным коэффициентом делени , содержащий первый, второй и третий регистры хранени , сумматор, выходы которого соединены с информационными входами первого регистра хранени , первый и второй инверторы, выходы которых соединены соответственно с входами считывани и записи второго регистра хранени , вход второго инвертора

соединен с входной шиной, отличаю щи й- с тем, что, с целью повышени надежности делител частоты, в него введены четвертый регистр хранени , D-триггер, третий инвер- тор, первый и второй элементы ИЛИ, перва и втора шины записи, последн из которых соединена с первым входом первого элемента ИЛИ, второй вход которого соединен с первым входом второго элемента

ИЛИ, первой шиной записи и первым входом установки единицы D-триггера, а выход - с входами записи третьего и четвертого регистров хранени , информационные входы которых соединены соответственно с

первой и второй информационными шинами , входы считывани - соответственно с выходами инвертора и второго элемента ИЛИ, а выходы - соответственно с первой и

второй группами информационных входов сумматора и выходами первого и второго регистров хранени , информационные входы последнего соединены с выходами сумматора , а вход записи соединен с входом

синхронизации D-триггера, информационный вход которого соединен с выходом старшего разр да сумматора, второй вход установки единицы - с входом второго инвертора и входом записи первого регистра

хранени , а выход - с входной шиной, входом считывани первого регистра хранени , вторым входом второго элемента ИЛИ и входом третьего инвертора, причем выход второго элемента ИЛИ соединен с входом

первого инвертора.

ППЛПППППППЛ-ПП.ППППППГ

//5

. 2

/vU

I